PQC ALTEQ에 대한 SW/HW co-design 설계 최적화 연구 = Study on SW/HW Co-design Optimization for PQC ALTEQ

국문 초록 (Abstract)

양자 컴퓨팅 기술의 발전은 기존 공개키 암호 체계의 안전성을 위협하고 있으며, 이에 대응하기 위해 NIST PQC공모전과 같이 전 세계적인 PQC 표준화 작업이 진행되고 있다. 그러나 현재 진행 중인 대다수의 최적화연구는범용 프로세서 기반의 소프트웨어 구현이나 특정 격자 기반 알고리즘에 대해서만 많은 연구가 수행된 경향이있다. 이로 인해 FPGA와 같은 하드웨어 플랫폼에서 비격자 기반 방식의 가속화에 대한 연구는 임베디드, SIMD환경에서의 가속화 연구에 비해 그 수가 상대적으로 적으며, 여전히 상당한 기술적 공백이 존재한다. 본 논문은이러한 연구의 불균형을 해소하기 위해, NIST PQC 추가 DSA 공모전의 후보 알고리즘인 ALTEQ를 대상으로최초의 SW/HW co-design 아키텍처를 제안한다. 우리의 접근 방식은 프로파일링을 통해 ALTEQ 알고리즘내에서가장 높은 연산 비용을 소모하는 해시 함수와 모듈러 산술 연산을 파악하고, 이를 전용 하드웨어 가속기로오프로드함으로써 시스템의 전체적인 처리 성능을 가속화하도록 설계되었다. 우리가 아는 한, 본 연구는 ATFE 기반서명 스킴에 대해 하드웨어 가속 아키텍처를 적용하고 분석한 첫 번째 시도이다. 성능 측정 결과, 제안된설계는레퍼런스 구현 대비 키 생성, 서명 생성, 서명 검증 단계에서 각각 최대 88%, 91%, 92%의 성능 향상을 달성하였다. 이러한 결과는 비록 현재 표준으로 선정되지 않은 알고리즘이라 할지라도, 하드웨어 가속화를 거친다면고성능이 요구되는 특정 응용 환경에서 충분히 재평가받을 가치가 있음을 보인다.

다국어 초록 (Multilingual Abstract)

The rapid evolution of quantum computing threatens the security of existing public-key cryptos
ystems, prompting accelerated global efforts for PQC standardization, led by NIST. However, th
e majority of current optimization research is heavily concentrated on software implementations
for general-purpose processors or on specific lattice-based algorithms. Consequently, research o
n accelerating non-lattice-based schemes on hardware platforms such as FPGAs remains relati
vely scarce, leaving a significant gap in the literature.
To bridge this gap, this paper proposes the first SW/HW co-design architecture for ALTEQ, a
candidate algorithm in the NIST PQC Additional Digital Signature projects. Our approach is de
signed to maximize overall system performance by identifying the most computationally intensi
ve operations—specifically hash functions and modular arithmetic—through precise profiling, and
strategically offloading them to dedicated hardware accelerators. To the best of our knowledge,
this is the first study to implement and analyze a hardware acceleration architecture for ALTEQ or similarly structured signature schemes.
Experimental results demonstrate that the proposed design achieves substantial performance improvements of up to 88%, 91%, and 92% for key generation, signing, and verification, respectiv
ely, compared to a pure C software implementation. These findings demonstrate that even algor
ithms not currently selected as standards merit re-evaluation for specific high-performance appl
ication environments, provided they undergo appropriate hardware optimization. Furthermore, thi
s study is expected to stimulate further research into hardware implementations for a broader a
nd more diverse range of PQC algorithms.

목차 (Table of Contents)

• 제 1 장 Introduction - 1
• 제 2 장 Preliminaries - 3
• 제 1 절 Notations - 3
• 제 2 절 ATFE Problems - 4
• 제 3 절 ALTEQ Specification - 5
• 제 3 장 Related Works - 8
• 제 4 장 Profiling ALTEQ - 10
• 제 5 장 Hardware Design - 13
• 5.1.1. Overall Design - 13
• 5.1.2. Finite State Machine - 14
• 5.1.3. Keccak Module - 15
• 5.1.4. Unified Modular Unit - 17
• 제 6 장 Performance Results - 20
• 6.1.1. Benchmarking Setup - 20
• 6.1.2. Performances - 20
• 제 7 장 Discussions - 22
• 제 8 장 Conclusion - 24