Device Operation Characteristics of Ferroelectric Field-Effect Transistors with Different Source/Drain Contact Formation Process = 소스/드레인 컨택 형성 공정 차이에 따른 강유전체 전계효과 트랜지스터의 소자 동작 특성 분석

국문 초록 (Abstract)

본 연구에서는 a-IGZO 채널 기반 FeFET 및 FeCAP TEG 를 이용하여, BEOL 메모리
소자 적용을 목표로 소스/드레인(S/D) 컨택 공정 조건 변화가 소자 동작 특성에 미치는
영향을 체계적으로 분석하였습니다. 정량적인 실험 결과를 통해 컨택 형성 공정 차이에
따른 소자 동작 메커니즘에 대해 규명하고, BEOL 공정 통합을 위한 설계 지침을
도출하였습니다.
S/D 금속의 work function 차이에 따른 소자 동작 특성을 분석한 결과, a-IGZO 와
Schottky 접합을 형성하는 Pd FeFET 는 우수한 메모리 특성을 나타내는 반면, Ohmic
접합을 형성하는 Mo FeFET 는 더 향상된 분극 특성을 나타내는 것을 확인하였습니다.
이러한 차이는 Mo/a-IGZO 와 Pd/a-IGZO 계면의 장벽 높이 차이에 기인합니다.
에너지 밴드 다이어그램 및 TCAD simulation 을 통해 동일한 게이트 전압 조건에서의
전압 분배를 비교한 결과, contact 영역에서 분극 스위칭의 영향을 배제한 조건에서 Pd
소자는 Mo 소자에 비해 IGZO 에는 더 큰 전압이, HZO 에는 더 작은 전압이 인가됨을
확인하였습니다. 또한 분극 스위칭의 영향을 고려한 조건에서, 양의 방향으로 배향된
분극과 양의 게이트 바이어스가 결합되면서 IGZO 층에 더 큰 전압 강하가 형성되고,
이는 Pd 소자의 IGZO 에 걸리는 전압을 추가로 증가시킵니다. 그 결과 Pd/a-IGZO
접촉면에서 유효 장벽이 더욱 낮아지고(또는 장벽 폭이 감소하여), 전하 주입 및 터널링
전류가 증가합니다. 이러한 장벽 변조 효과로 인해 온 전류가 증가하며, a-IGZO 채널과
쇼트키 접촉을 형성하는 Pd FeFET 의 메모리 특성이 향상됩니다.
다음으로, contact 영역에서 분극 스위칭이 일어난 이후에는 양(+) 방향으로 정렬된
분극과 양의 게이트 바이어스가 중첩되면서 IGZO 층에 큰 전압 강하가 인가되고, Pd–
IGZO 계면에서 뚜렷한 장벽 저하(barrier lowering)가 발생합니다. 이와 같은 장벽
변조로 인해 Pd 소자의 온 전류(Ion)가 증가하며, 그 결과 IGZO 채널과 Schottky
접합을 형성하는 Pd FeFET 의 메모리 특성이 향상되는 것으로 분석하였습니다.
다음으로 S/D 공정 조건 차이에 따른 효과를 분석한 결과, FeFET 컨택 영역에 대한
Ar 플라즈마 처리로 인해 IGZO 및 HZO 내 산소 공공 농도가 변화함에 따라 스위칭
전류 곡선에서 원치 않는 double-peak 현상이 발생하는 것을 확인하였습니다.
그럼에도 불구하고, 전체 분극 전하량이 증가하고 endurance 특성이 향상됨을
확인하였습니다. 또한 플라즈마 처리에 의해 IGZO 내 산소 공공 농도가 증가하면
페르미 준위가 전도대 방향으로 이동하게 됩니다. 결과적으로 금속/IGZO 계면에서 유효
장벽 폭이 감소하여 전하 주입이 향상되고 FN 터널링 전류가 증가함에 따라, 더 높은
온 전류와 향상된 메모리 특성을 확보할 수 있을 것으로 예상됩니다.
따라서 a-IGZO 기반 FeFET 을 BEOL 메모리 소자로 활용하기 위해서는 (1) aIGZO 와 Schottky 접합을 형성하는 S/D 금속을 적용하고, (2) S/D 컨택 형성 공정
과정에서 a-IGZO 에 대한 플라즈마 처리를 도입하여 장벽 높이를 효과적으로
조절함으로써 메모리 특성 향상을 도모할 수 있을 것으로 기대됩니다.
본 연구 결과는 S/D 컨택 공정 최적화를 통해 분극, endurance, 메모리 특성을 동시에
향상시킬 수 있음을 보여주며, 향후 Schottky 컨택 설계와 플라즈마 손상 억제 기술을
추가로 고도화함으로써 a-IGZO 기반 FeFET 의 저전력·고집적 BEOL 메모리 플랫폼
적용을 가속할 수 있을 것으로 기대합니다.

다국어 초록 (Multilingual Abstract)

The rapid advancement of artificial intelligence (AI) technologies has driven an explosive increase in data generation and storage, thereby intensifying the need for faster, higher-capacity, and lower-power memory devices. In response, increasing data-processing demands are accelerating the integration of memory devices into the back-end-of-line (BEOL), necessitating the development of BEOL-compatible memory device fabrication technologies. To address these challenges, ferroelectric based memory devices have attracted considerable attention as promising candidates for next generation non-volatile memories, owing to their low power consumption, fast polarization switching, and excellent compatibility with CMOS BEOL integration processes. In field-effect transistors (FETs), the source/drain (S/D) contact properties are a critical factor that determines the drive current and memory performance. For transistors employing a-IGZO channels, extensive studies have been conducted on controlling device operation through Schottky/ohmic contact engineering and plasma treatment of the contact region. In contrast, research on ferroelectric field-effect transistors (FeFETs) has predominantly focused on the ferroelectric thin film and interfacial properties, and systematic investigations of how variations in contact characteristics affect polarization and memory behavior have been relatively scarce. Therefore, in this work, we focus on a-IGZO-based ferroelectric transistors, where the contact properties are modulated by adjusting the ohmic/Schottky nature of the S/D contacts and the plasma treatment conditions in the S/D regions, and we comparatively analyze the resulting changes in polarization and memory characteristics. In Chapter 2, an introduction to the FeCAP test element group (TEG) is presented. In this TEG, the channel area of the IGZO layer is designed to increase sequentially across the test elements, and the FeCAP test structure shares an equivalent device configuration with FeFETs, allowing direct comparative evaluation. In Chapter 3, the fabrication process of FeFETs employing molybdenum (Mo) and palladium (Pd) as the S/D metal electrodes are introduced. The discrepancy between the memory and polarization characteristics is attributed to differences in the barrier height at the S/D metal – channel junctions, and the operation mechanism underlying the I–V and Positive-Up Negative-Down (PUND) measurement results is analyzed by energy-band diagrams and TCAD simulations. In Chapter 4, an analysis of the variations in device operation characteristics induced by differences in the deposition method is conducted. To implement the deposition method variation, two types of FeFETs are examined—one subjected to plasma treatment and the other fabricated without plasma exposure in S/D contact region. The fabrication process of the FeFETs is first introduced, followed by the verification of ferroelectric behavior through electrical analyses based on I–V, C–V, and PUND measurements. Subsequently, the double-peak phenomenon observed exclusively in the Isw– V curves of the plasma-treated device is analyzed in detail. Finally, the variations in switching charge and the endurance characteristics of each device as a function of plasma treatment are analyzed. Based on the preceding analyses, we systematically investigated how the S/D contact metal material and deposition method affect the operation characteristics of FeFETs intended for BEOL memory integration, thereby providing a comprehensive understanding of how variations in contact properties influence their electrical behavior.
Keywords: a-IGZO, Ferroelectric, FeFET, FeCAP, plasma treatment, contact engineering, M/S junction

목차 (Table of Contents)

• CHAPTER 1. Introduction 1
• CHAPTER 2. Experimental Design 2
• 2.1 FeCAP Test Element Group 2
• CHAPTER 3. Work-Function Effects of S/D Metal in FeCAPs and FeFETs 4
• 3.1 Fabrication Process 4
• 3.2 Characterization of Ferroelectric Properties 6
• 3.3 Mechanism in Ferroelectric devices : Schottky vs. Ohmic 9
• CHAPTER 4. Process-Induced Effects of S/D Deposition in FeCAPs 15
• 4.1 Fabrication Process 15
• 4.2 Characterization of Ferroelectric Properties 17
• 4.3 Plasma Treatment Effects on FeCAP Characteristics 20
• CHAPTER 5. Conclusion 28
• Abstract in Korean 30
• Reference 32
• List of Published Journal Papers 35
• List of Published Conference Papers. 36