Characterization of the State-Dependent Charge Trapping Effect in FeFETs and Application to Analog Memory Operation = FeFET의 상태 의존적 전하 트래핑 효과에 대한 특성 분석과 아날로그 메모리 동작 응용

다국어 초록 (Multilingual Abstract)

In this study, the polarization-dependent operating characteristics of TiN/HfxZr1- xO2(HZO)/SiO2/Si (MFIS) ferroelectric FETs (FeFETs) are investigated, and HZO/SiO2 interface traps (Dit,FE/DE) are quantitatively separated from Si/SiO2 interface traps (Dit0). X-ray photoelectron spectroscopy (XPS) reveals an oxygen-vacancy (VO)-rich HfSiOx layer at the ferroelectric/dielectric interface, which generates an internal field that screens the gate bias (VG) and perturbs band bending. Based on the transistor operation theory and trap/polarization- switching charge distribution, the difference in the W1 and W0 states is determined by whether the HZO/SiO2 interface traps are filled and emptied, respectively. Subthreshold current method (SCM) shows that SS increases from ~95 mV/dec (W1 state) to 110 mV/dec (W0 state), yielding effective interface trap density (Dit,eff) values of 4×1012 cm-2eV-1 and 7.8×1012 cm-2eV-1, respectively; their difference represents the Dit,FE/DE. Methods that exploit the frequency-dependent response of the defect states–Multi-frequency C-V (MFCV) and Terman method (TM)–yield Dit0 and Dit,FE/DE values that match the SCM results. Accounting for the capacitive-projection factor of 2.5, the actual HZO/SiO2 interface trap density (DFE/DE) is ~1×1013 cm-2eV-1, roughly three-fold higher than Dit0. The combined SCM-MFCV-TM framework thus furnishes a rapid, purely electrical metric for monitoring HZO/SiO2 quality and guides strategies to suppress tunneling- related trapping (TRT)-driven degradation in FeFET performance.

국문 초록 (Abstract)

본 연구는 금속-강유전체-절연체-반도체(MFIS) 구조의 강유전체 트랜지스터
(FeFET)에서 초기 스위칭 과정 동안 강유전체/절연체(FE/DE) 계면과 절연체 / 반도체
(SiO₂/Si) 계면에서 발생하는 트랩을 정량적으로 분리‧추출할 수 있는 새로운 분석
모델을 제시하였다. 제안된 모델을 기반으로 분극과 전하 트래핑 간의 상호 작용
메커니즘을 규명하고, 이러한 현상이 아날로그 메모리 동작으로 구현될 수 있음을
실험적으로 검증하였다.
제 1 장에서는 FeFET 기술의 발전 방향성과 기존 메모리 대비 장점 (CMOS 공정
호환성, 빠른 동작 속도, 비휘발성, 멀티비트 구현 가능성)을 소개하고, 기존 연구들이
주로 charge trapping 으로 인한 메모리 윈도우 불안정성과 쓰기/읽기 지연 등에 초점을
맞추고 있어 개별 트랩의 기여를 분리하기 어렵다는 한계를 지적하였다. 이에 본 연구는 - 33 -
MFIS FeFET 내에서 발생하는 각 트랩 성분을 정량적으로 구분함으로써 소자 동작의
물리적 상관성을 명확히 규명하는 것을 목표로 하였다.
제 2 장에서는 연구에 사용된 MFIS FeFET 의 재료 구성, 공정 조건, 그리고 전기적
특성을 설명하였으며, 특히 초박막(1.2 nm) SiO₂를 포함한 HZO 기반 FE/DE 구조의
특성을 다양한 분석 기법을 통해 확인하였다. 또한 트랩 분리를 위해 사용한 SCM
(Subthreshold Current Method), TM (Terman Method), MFCV (Multi-Frequency C–V) 측정 방법을
소개하고, 각 기법이 갖는 민감도와 물리적 해석 범위를 정리하였다. MFCV 는 주파수
의존성을 이용하여 반응 가능한 트랩의 시간 상수 범위를 선택적으로 스캔할 수 있어 본
연구의 핵심 도구로 사용되었다.
제 3 장에서는 세 기법을 통합하여 FE/DE 계면과 SiO₂/Si 계면 트랩을 정량적으로
분리하기 위한 분석 모델을 제안하였다. SCM 과 TM 은 누적 포획(cumulative trapping)
특성을 반영하여 전체 트랩 변화를 관찰하도록 구성하였으며, MFCV 는 주파수 기반의
시간 상수 선택성을 활용하여 개별 트랩의 반응 범위를 분리하였다. 이를 동일
좌표계(∆SS, ∆VT, dQ/dψS)로 재해석하여 두 계면에서의 트랩 기여를 분명히 구분하는
정량적 모델을 확립하였다. 그 결과, 최초 스위칭 과정에서 나타나는 비선형 SS 변화와
비대칭 VT shift 가 단일 요인으로 설명되는 것이 아니라 분극과 트랩의 상호작용에 따른
복합 거동임을 확인하였다.
제4장에서는 정량화된 트랩 정보를 바탕으로 분극과 trap-induced charge의 상호작용이
FeFET의 전기적 특성을 어떻게 결정하는지 분석하였다. 초기 스위칭 시 FE/DE 인근에서 빠르게 발생하는 포획과 이후 SiO₂ 계면으로의 터널링 기반 포획(TRT)의 순차적
개입이 SS 의 비선형성, 동적 VT shift, 히스토리 의존적 메모리 동작을 유발함을
규명하였다. 이러한 물리적 이해를 실제 단일 펄스 기반 아날로그 메모리 동작에
적용하여 FeFET 가 연속적 상태 제어가 가능한 아날로그 메모리 소자로 활용될 수
있음을 실험적으로 확인하였다.
마지막으로 제 5 장에서는 본 연구의 결론을 정리하였다. MFIS FeFET 의 초기 스위칭
과정에서 FE/DE 트랩과 SiO₂ 계면 트랩을 정량적으로 분리할 수 있는 분석 모델을
제시하였고, 이를 통해 분극/트랩 상호작용의 근본 원인을 규명하였다. 또한 이러한
물리적 이해가 아날로그 메모리 구현 가능성을 실험적으로 뒷받침함을 보였다. 향후
연구로는 FE/DE 구조 변형, 산소 스캐빈징 조건에 따른 트랩 지배성 변화 분석, 그리고
아날로그·뉴로모픽 컴퓨팅 응용 확장 가능성 등을 제시하였다.
결론적으로, 본 연구는 MFIS 구조 FeFET 에서 초기 스위칭 동안 발생하는 FE/DE 및
SiO₂/Si 계면 트랩을 정량적으로 분리할 수 있는 새로운 분석 모델을 제시하였다.
제안된 모델은 세 가지 전기적 측정 (SCM, TM, MFCV)을 통합하여 분극과 전하 트래핑의
기여를 명확히 구분할 수 있음을 입증하였다. 분석 결과, 관찰된 SS 의 비선형적 왜곡은
분극 단독의 효과가 아니라 트랩과의 상호작용에 의해 유발되는 복합적 현상임을
규명하였다. 또한 이러한 물리적 이해를 바탕으로 FeFET 에서 아날로그 메모리 동작이
구현 가능함을 실험적으로 확인하였다.

목차 (Table of Contents)

• CHAPTER 1. Introduction 1
• CHAPTER 2. Experimental Methods 4
• 2.1 Fabrication Process 4
• 2.2 Measurement Setup and Basic Characteristics of FeFETs 5
• CHAPTER 3. Quantitative Characterization of Tunneling-related Trapping (TRT) at the HZO/SiO2 Interface in FeFETs 6
• 3.1 DC Transfer Curves and Subthreshold Slope Variation Depending on Polarization State 6
• 3.2 Formation of Defect States at HZO/SiO2 Interface and Tunneling-related trapping 8
• 3.3 Quantitative Analysis of Defect States from Subthreshold Operation Characteristics 12
• 3.4 Capacitance-Resolved Defect Metrology and Cross-Validation with Subthreshold Current Method (SCM) 15
• CHAPTER 4. Validation of TRT between HZO/SiO2 and Si/SiO2 interface in FeFETs 18
• 4.1 Influence of the TRT Phenomenon on the Electrical Characteristics of FeFETs 18
• 4.2 Validation of the TRT Mechanism through Program/Erase Cycling Endurance Measurements 20
• CHAPTER 5. Application to Analog Memory Operation using TRT in FeFETs 22
• 5.1 Multi-Level Analog State Programming Using Tunneling-Related Trapping 22
• 5.2 Implementation of Physical Reservoir Operation through Polarization-Charge Trapping Dynamics 24
• CHAPTER 6. Summary 27
• Reference 29
• Abstract in Korean 33
• Published Conference Papers 36
• Award 36