Sample and Switched Capacitor-based LDO with Improved Load Regulation for Low Supply SoC Applications

국문 초록 (Abstract)

기존 Low-dropout regulator (LDO)는 아날로그 증폭기에 의존하여 높은 DC 이득 (Gain)을 통해 전압 조절을 수행해왔다. 그러나 공정 기술이 발전하며 공급 전압이 낮아짐에 따라, 아날로그 기반의 설계는 헤드룸
(Headroom)부족 문제로 인해 높은 gain과 넓은 조절 범위를 확보하기 어려워졌다. 이러한 한계를 해결하기 위해 비교기를 이용한 Digital LDO가 활발히 연구되었다. Digital LDO는 낮은 공급 전압에서도 안정적인 동작이 가능하지만, 여러 단점이 존재한다. 예를 들어, 클록 및 비교기 스위칭에 의한 정전류 (Quiescent current) 증가, 출력 ripple 증가, 그리고 전원 잡음 제거비 (PSRR: Power supply rejection ratio) 성능 저하 등이 있다. 이러한 한계를 극복하기 위해 최근에는 전하 펌프 (CP: Charge pump) 기반 LDO 구조가 대안으로 연구되고 있다. 하지만 기존 논문들은 대부분 기본 CP 구조를 사용해왔다. 기본 CP를 사용하게 되면 전류 불균형 (Current mismatch)에 의한 load regulation 성능 저하와 전하 공유 현상 (Charge sharing)으로 인한 출력 오류가 발생하게 된다. 성능 개선을 위해 본 논문에서는 저 전압 System-on-Chip (SoC) 응용을 위한 샘플 앤 스위치드 커패시터 (Sample and switched capacitor) 방식의 CP 기반 LDO를 제안한다. Current mismatch를 줄이기 위해 capacitor에 sampling 된 전압을 패스 트랜지스터의 gate에 공유하는 방식을 사용하였고, 이 과정에서 charge sharing에 의한 오류도 사라진다. 제안된 LDO는 65 nm 공정에서 설계되었고, 0.036 mV/mA의 load regulation 성능과 5 mV 이하의 출력 ripple을 달성하였다. 또한, 패스 트랜지스터의 게이트와 출력 노드 사이에 피드백 capacitor를 추가하여 즉각적인 피드백 보상을 수행하여 전류 변화에 따른 시간에 따른 응답 특성 (transient response) 성능을 향상시켰다. 부하 전류가 5 à 60 mA로 100 ns 동안 변화할 때, 30 mV의 under shoot와 500 ns의 settling time을 달성하였으며 총 40 pF의 capacitor를 사용하여 (17 pF 부하 capacitor) 25.29 fs의 figure of merit (FoM)을 달성하였다.

다국어 초록 (Multilingual Abstract)

Conventional low-dropout (LDO) regulators rely on analog amplifiers to achieve accurate voltage regulation through high dc gain. However, as CMOS process technology scales down and the supply voltage continues to decrease, analog designs suffer from limited voltage headroom, making it difficult to maintain both high gain and wide regulation range. To address this limitation, comparator-based digital LDOs have been actively explored because they can operate robustly even under low supply voltages. Nevertheless, digital LDOs exhibit several drawbacks, such as increased quiescent current due to clock and comparator switching, enlarged output ripple, and degraded power-supply-rejection ratio (PSRR) performance. To overcome these issues, charge-pump (CP)-based LDOs have recently emerged as promising alternatives. However, most previous CP-based designs employed basic CP structures, which suffer from current mismatch and charge- sharing-induced output errors, leading to poor load regulation and output voltage deviation. In this work, a sample-and-switched-capacitor (SASC) CP-based LDO is proposed for low-voltage System-on-Chip (SoC) applications. The proposed LDO mitigates current mismatch by sampling the reference-to-output voltage difference onto capacitors and sharing the stored voltage with the gate of the pass transistor, thereby eliminating charge-sharing errors. Fabricated in a 65-nm CMOS process, the proposed design achieves 0.036 mV/mA load regulation and maintains output ripple below 5 mV. In addition, a feedback capacitor connected between the pass-gate and output node provides immediate feedback compensation, improving transient response. When the load current changes from 5 mA to 60 mA within 100 ns, the LDO exhibits an undershoot of 30 mV and a settling time of 500 ns, using a total capacitance of 40 pF (including a 17 pF load capacitor). The proposed design achieves a figure-of-merit (FoM) of 25.29 fs, demonstrating its suitability for compact, low-power SoC applications.

목차 (Table of Contents)

• Abstact i
• Table of Contents ii
• List of Tables iii
• List of Figures iv
• 1. Introduction 1
• 1.1. Background 1
• 1.2. The Composition of a Paper 3
• Chapter 2. Conventional LDOs 4
• 2.1. Conventional Analog LDO 4
• 2.2. Conventional Digital LDO 7
• 2.3. Conventional CP-based LDO 9
• 2.4. Performance Indicators of LDO 14
• 2.4.1. Line Regulation 14
• 2.4.2. Line Transient Response 15
• 2.4.3. Load Regulation 16
• 2.4.4. Load Transient Response 17
• 2.4.5. Power Supply Rejection 18
• 2.4.6. Quiescent Current and Current Efficiency 20
• 2.4.7. Power Efficiency 21
• 3. Implementation of the Proposed CP LDO 24
• 3.1. Proposed CP LDO Architecture 24
• 3.2. Circuit Implementation 27
• 3.2.1. Sample and Switched Capacitor Charge Pump 27
• 3.2.2. Sampling Point Tracker 32
• 3.2.3. Direct Feedback Capacitor 34
• 3.2.4. LDO Stability. 36
• 4. Measurement Results 38
• 4.1. Chip Mircograph 38
• 4.2. Transient Response 39
• 4.3. Current Efficiency 40
• 4.4. Comparison With State-of-the-Art LDOs 41
• 5. Conclusion 42
• References 43
• 국문초록 46