Add-on Type PI-based Clock and Data Recovery Circuit for Out of Bandwidth Jitter Tolerance Boosting = 대역폭 바깥 영역의 지터 허용도를 향상하는 부가적인 위상 보간기 기반의 클록 및 데이터 복원 회로

다국어 초록 (Multilingual Abstract)

A 16 Gbps quarter-rate CDR with the out-of-bandwidth jitter tolerance booster (JTB) is presented. The JTB, cascaded after the phase-locked-loop (PLL)-based CDR, enhances out-of-band jitter tolerance (JTOL) by using a phase-to-analog converter (PAC) and a phase interpolator (PI). The JTB employs a feedforward architecture, in which the VCO clock of the PLL based CDR is used to detect the jitter components that cannot be tracked by the main loop, and these components are subsequently compensated by the PI. Under injected sinusoidal jitter on the input data, simulations show that the JTB output clock provides an additional 0.42 UIpp phase-tracking capability compared to the VCO clock. The proposed CDR overcomes the bandwidth limitation imposed by the charge pump and analog loop filter, while minimizing degradation in jitter transfer performance. Implemented in 28 nm CMOS, the proposed JTB achieves 4.32 ps RMS jitter and 25.5 ps peak-to-peak jitter at 4 GHz. The total power consumption of the proposed CDR is 44.9 mW, of which the JTB accounts for 8.46 mW., achieving power efficiency is 2.81 pJ/bit and the proposed JTB achieves 0.54 pJ/bit at 16 Gbps operating.

국문 초록 (Abstract)

본 논문에서는 16 Gb/s quarter-rate 클록 및 데이터 복원 회로와 out-of-bandwidth jitter tolerance booster (JTB)가 결합된 구조를 제안한다. 제안된 JTB는 차지펌프를 및 아날로그 루프 필터를 사용한 위상고정루프 기반 CDR 이후에 직렬 구조로 배치되며, 위상을 아날로그 전압으로 바꾸는 회로와 위상 보간기를 이용하여 밴드위스 바깥 영역에서의 지터 허용도를 향상시킨다.
제안된 JTB는 피드 포워드 구조를 사용하며, 차지펌프를 및 아날로그 루프 필터를 사용한 위상고정루프 기반 클록 및 데이터 복원 회로에서 생성된 전압으로 컨트롤되는 발진기의 클록을 이용하여 메인 루프가 추적하지 못하는 지터 성분을 검출하고, PI를 통해 해당 위상 오차를 추가적으로 보상한다. 인가된 입력 데이터에 사인파 지터를 주입하여 시뮬레이션한 결과, JTB의 출력 클록은 원래 VCO 출력 클록에 비해 추가적으로 0.42 UIpp의 위상 추적 능력을 제공함을 확인하였다. 이를 통해 제안된 클록 및 데이터 복원 회로는 차지 펌프와 아날로그 루프 필터에 의해 제한되는 루프 밴드위스 문제를 완화하면서도, 지터 전달 성능의 열화를 최소화한다.
28 nm CMOS 공정으로 구현된 제안된 JTB는 4 GHz 동작에서 RMS 지터 4.32 ps, 피크-투-피크 지터 25.5 ps를 달성하였다.
제안된 CDR의 총 전력 소모는 44.9 mW이며, 이 중 JTB가 8.46 mW를 차지한다. 이는 2.81 pJ/bit의 전력 효율을 달성하며, 제안된 JTB는 16 Gbps 동작에서 0.54 pJ/bit를 달성한다.
주제어: 클록 및 데이터 복원 회로, 밴드위스 바깥 영역의 지터 허용도, 지터 허용도, 지터 허용도 부스터, 위상-아날로그 전압 변환기, 위상 보간기.

목차 (Table of Contents)

• Abstact i
• Table of Contents ii
• List of Tables iii
• List of Figures iv
• Chapter 1. Introduction 1
• 1.1. Background of study 1
• 1.2. Purpose of proposed design 7
• 1.3. Thesis Overview 8
• Chapter 2. Basic of CDR 9
• 2.1. Conventional CDR 9
• 2.1.1. PLL based CDR 10
• 2.1.2. DLL based CDR 12
• 2.1.3. PI based CDR 13
• 2.2. Key Performace Indicator of CDR 14
• 2.2.1. Jitter Transfer 14
• 2.2.2. Jitter Peaking, Jitter Generation 18
• 2.2.3. Jitter Generation 21
• 2.2.4. Jitter Toleracne 23
• Chapter 3. Add-on Type PI-based Clock and Data Recovery Circuit for Out of Bandwidth Jitter Tolerance Boosting 27
• 3.1. Architecture of Add-on Type PI-based Clock and Data Recovery Circuit for Out of Bandwidth Jitter Tolerance Boosting 27
• 3.2. Conceptual operating principle of Add-on Type PI-based Clock and Data Recovery Circuit for Out of Bandwidth Jitter Tolerance Boosting 30
• 3.3. Circuit implementation of proposed CDR 32
• 3.3.1. PLL based CDR 32
• 3.3.2. Phase to analog converter 34
• 3.3.3. Phase interpolator 39
• Chapter 4. Simulation Result 42
• Chapter 5. Conclusion 52
• Reference 53
• 국문초록 58