프로그래밍 가능한 정적 부동 소수점 연산 기반 정규화 프로세서 = Normalization Processor Based on Programmable Static Floating-Point Compute

국문 초록 (Abstract)

정규화 연산은 제곱근, 역수, 나눗셈과 같은 수치 정밀도에 민감 한 산술 연산을 포함하여 고정밀 데이터 포맷을 요구하므로 하드웨 어 복잡도가 높다. 또한, Reduction과 정규화 단계 간 데이터 의존 성으로 인해 스트리밍 처리가 어려워 파이프라인 효율이 저하된다. 기존 연구에서는 수치 정밀도 확보를 위해 부동소수점 기반으로 프 로세서를 구현했으나 하드웨어 복잡도가 높으며, 고정소수점 기반 프로세서 역시 산술 연산별로 상이한 데이터 포맷과 전용 연산 유 닛이 필요해 하드웨어 복잡도를 근본적으로 해결하지 못하였다. 본 연구에서는 정적 부동소수점 (Static Floating-Point; SFP) 산술 연 산을 기반으로 수치 정밀도를 유지하면서 프로그래밍 가능한 저복 잡도 정규화 프로세서를 제안한다. 제안하는 프로세서는 정규화 연 산에 특화된 명령어 집합 구조를 통해 SFP 기반 산술 연산을 효율 적으로 지원한다. SFP 기반 산술 연산은 16-bit의 균일한 데이터 사이즈에서도 수치 정밀도를 효과적으로 유지할 수 있으며, 이러한 데이터 표현은 효율적인 하드웨어 공유를 가능하게 한다. 또한, 명 령어 프로그래밍을 통해 하드웨어 변경 없이 Layer Normalization 과 RMS Normalization을 수행할 수 있다. FPGA 구현 결과, 제안 하는 프로세서는 State-of-the-Art 대비 LUT 효율은 약 8% 낮지 만 DSP 효율은 3.28배 향상되었으며, Layer Normalization의 정확 도 손실은 2.71% 이하이고 RMS Normalization의 퍼플렉서티 증가 는 0.09 이하로 나타났다. 주제어: Normalization, Processor, Instruction Set Architecture, FPGA, Low-Complexity, Resource Efficiency

목차 (Table of Contents)

• 제1장 서 론 1
• 1.1 개요 1
• 1.2 논문의 구성 4
• 제2장 제안하는 프로세서 5
• 2.1 고정 부동소수점 기반 산술 연산 5
• 2.2 Instruction Set Architecture 10
• 2.3 마이크로아키텍처 19
• 제3장 구현 결과 23
• 3.1 구현 결과 23
• 3.2 추론 성능 26
• 제4장 추가 연구 29
• 제5장 결 론 31
• 참 고 문 헌 32
• Summary of Contributions 35
• ABSTRACT 36