낸드 플래시 메모리 Wear Leveling을 위한 블록 Erase Time 적용에 관한 연구 = A Study on Applying Block Erase Time to Wear Leveling in NAND Flash Memory

국문 초록 (Abstract)

본 논문은 낸드 플래시 메모리 환경에서 전통적으로 사용해 온 P/E 사이클만으로는 블록 및 레이어에 의존한 열화를 설명하기 어렵다는 한계를 지적하고, 컨트롤러가 상시 관찰하는 지우기 동작의 시간 신호(R/B 기반 Erase time)를 주요 측정치로 격상하여 등급화, 누적 점수, 선택 정책으로 이어지는 경량 웨어 레벨링 프레임워크를 제안한다. 제안하는 프레임워크는 추가 센서나 ECC 등의 오버헤드가 큰 연산에 의존하지 않고 블록의 노화도를 상대적으로 도출하며, 도출된 노화도를 이용하여 웨어 레벨링을 진행하면 기존 P/E 사이클 기반의 웨어 레벨링 대비 에러 분포의 산포와 극단값을 낮춰 균등성을 높이는 것을 목표로 한다.
연구 배경에서는 낸드 플래시 메모리의 셀, 칩, 시스템 및 신뢰성 측면을 정리한다. 셀의 측면에서는 SLC, MLC, TLC로 갈수록 임계전압 간격이 촘촘해져 오류율과 지연시간이 증가하고, ISPP, ISPE의 펄스 인가 후 검증 반복 구조 때문에 연산 지연 시간은 열화나 트랩의 동역학 등에 민감하게 반응한다. 이는 지우기 시간 기반 지표가 열화의 주요 관측치로 유의미할 수 있음을 보여준다. 칩 및 시스템 측면에서는 낸드 플래시 칩에서 표출되는 R/B 신호는 쓰기 지우기 등의 연산에서 상태 천이를 드러낸다. 따라서 R/B 신호를 이용한 Erase time은 지우기 단계의 펄스 검증 반복과 전압 조정에 의한 시간 소모를 반영한다. 펄스 검증 반복과 전압 조정은 블록의 노화도에 따라 단계가 추가되므로 낸드 플래시 외부에서 Erase time 계측만으로 블록 상태 변화를 추적할 수 있다. 신뢰성 측면에서는 Program disturb, Read disturb, Retention, Wear out과 공정 편차가 오류 및 지연의 분산과 극단값의 위험을 키우는 근본 원인이며, 다양한 원인으로부터 데이터를 보호하기 위해서는 에러의 평균값뿐만 아니라 분포 전체를 관리해야 한다.
관련 연구장에서는 지연 특성 실증, 지우기 제어 최적화, 신뢰성 특성화 에 대한 연구를 확인하여 낸드 플래시 메모리의 제어와 에러 특성에 대해 이야기하고, ECC 복호 정보 기반 마모 지표, FTL 파일시스템의 P/E 기반 웨어 레벨링을 정리하여 지금까지의 낸드 플래시 메모리 웨어 레벨링이 ECC 내부 지표나 P/E만을 적용하여 큰 오버헤드나 적절하지 못한 노화도 반영의 문제를 이야기한다. 본 논문은 관측된 Erase time 자체를 등급화, 누적, 선택의 핵심 파라미터로 활용해 저 오버헤드로 마모 편차를 직접 완화한다는 점에서 기존 논문의 공백을 메운다.
제안 알고리즘은 두 단계로 구성된다. 노화도 레벨링은 블록별 Erase time을 허용오차를 두고 군집화, 정규화해 등급 집합을 만들고, 새로 관측되는 값이 기존 등급의 허용오차 밖이면 상위 등급을 신설해 시간에 따라 노화 레벨이 단조 증가하도록 한다. 웨어 레벨링은 지우기마다 레벨을 누적 가중 합산하여 점수를 갱신하고 다음 지우기 대상은 누적 점수가 가장 낮은 블록을 선택한다. 이는 높은 점수를 가진 고 노화된 블록에 휴지 시간을 부여해 자가 회복을 유도하며, 채터링 노이즈는 누적 관성으로 억제된다. 제안 알고리즘은 선택 정책과 소규모 제어 로직만 추가되므로 경량이다.
실험은 운영 중 관측할 수 있는 신호만으로도 블록 노화를 유효하게 추정 및 균등화할 수 있다는 주장을 검증하기 위해 H1~H4의 가설과 판정 지표를 정의한다. 대리지표 타당성(H1)은 Error bit에 대한 회귀로 R^2와 MAE 를 95% CI로 평가하고 균등화 효과(H2)는 평균, 중앙값, 표준편차, IQR, MAD, P95로 분포 변화와 극단값 위험을 비교하며, 성능 보전성(H3)은 처리량 및 지연의 구조적 영향과 실측 변화율로, 오버헤드(H4)는 LUT, FF, 전력 추정으로 판정한다.
실험 결과는 다음과 같다. H1: HGB 회귀에서 Erase time은 단독 R^2 =0.844, MAE=353.6으로 독집 지표로서 유효했고, P/E와 결합 시 P/E 대비 R^2 가 0.0021 MAE가 약 22% 개선되어 P/E로 포착하지 못한 설명력을 추가 제공함을 확인했다. H2: P/E 대비 Erase time 기반 스케줄링은 Error bit 평균, 중앙값, 트리밍 평균을 각각 15.4, 14.6, 14.3% 낮추고 표준편차, IQR, MAD를 16.2, 16.2, 15.8% 줄였으며 P95를 15.6% 개선했다. p95 기준 tail ratio는 약 96%로 크게 감소하여 균등성이 향상되었다. H3: 데이터 경로는 불변하고 정책 등급 누적만 추가되며 등급화 갱신의 시간 복잡도는 최악 O(|G| + B)로 지우기 시간 대비 오버헤드는 무시 가능하므로 처리량 열화 요인이 구조적으로 없다. H4: 합성 및 전력 추정에서 LUT 및 FF 약 1.4% 증가, 전력 4mW 증가로 극히 미소했으며, 실시간 제어 경로 영향도 사실상 무의미한 수준이었다.
결론장에서는 Erase time을 활용한 경량 웨어 레벨링이 추가 하드웨어나 센서 없이 노화 분포를 균등하게 만들어 내구성을 최대화 하지만 자원 및 전력 오버헤드는 무시할 수 있음을 확인한다. 이후 온도, 전압, 유지 시간에 따른 변화 실측과 다이나 로트 확장 검증 FTL 파일시스템 통합 정책을 유망한 후속 과제로 제시한다.

다국어 초록 (Multilingual Abstract)

This paper points out that, in NAND flash memory environments, the traditionally used P/E cycle count alone has a limitation in that it is difficult to explain degradation that depends on blocks and layers. This paper therefore elevates the erase-operation time signal that the controller can continuously observe, namely the Ready/Busy (R/B)-derived erase time, to a primary measurement, and proposes a lightweight wear-leveling framework that proceeds through grading, cumulative scoring, and a selection policy.
In the background, this paper summarizes NAND flash memory from the perspectives of cells, chips, systems, and reliability. From the individual memory unit perspective, as memory scales from SLC to MLC and TLC, the threshold-voltage margins become narrower, which increases error rates and latency. In addition, because ISPP and ISPE employ an iterative structure of pulse application followed by verification, operation latency reacts sensitively to wear-out and trap dynamics. This supports the claim that an erase-time-based metric can serve as a meaningful observation of degradation. From the chip and system perspective, the R/B signal exposed by NAND flash chips reveals state transitions during operations such as program and erase. Accordingly, erase time measured via R/B reflects the time consumed by the iterative pulse and verify process and by voltage adjustment during the erase phase. Since additional pulse and verify steps and voltage adjustments are required as a block ages, this paper argues that block-state changes can be tracked externally through erase-time measurement alone. From a reliability standpoint, program disturb, read disturb, retention, wear-out, and process variation fundamentally increase the dispersion and tail risk of errors and latency. Therefore, protecting data against these diverse failure mechanisms requires managing not only the mean error level but the entire distribution.
In the related work section, This paper reviews existing literature on latency characterization, erase-control optimization, and reliability characterization to contextualize NAND flash control and error behavior. It also evaluates wear indicators based on ECC decoding information and conventional P/E-based wear leveling in FTLs and file systems. A key observation is that prior wear-leveling techniques often suffer from either high overhead due to complex ECC-derived metrics or an inability to accurately reflect actual aging when relying solely on P/E cycles. This paper addresses this gap by utilizing the observed erase time as the core parameter for block grading and selection, thereby directly mitigating wear variation with minimal overhead.
The proposed algorithm consists of two stages. In aging-level formation, this paper clusters per-block erase times within a tolerance band and normalizes them to build a set of grades. When a newly observed value falls outside the tolerance of existing grades, a higher grade is created so that the aging level increases monotonically over time. In wear leveling, this paper updates a score by accumulating a weighted sum of grades at each erase, and selects the next erase target as the block with the lowest accumulated score. This gives rest time to highly aged blocks to encourage self-recovery, while chattering noise is suppressed through the inertia of accumulation. Since the proposal adds only a selection policy and small control logic, this paper emphasizes that the approach is lightweight.
To verify the claim that block aging can be effectively estimated and equalized using only signals observable during operation, this paper defines hypotheses H1 to H4 and corresponding evaluation metrics. For surrogate validity (H1), this paper evaluates regression to error bits using R^2 and MAE with 95% confidence intervals. For equalization effectiveness (H2), this paper compares distribution changes and tail risk using mean, median, standard deviation, IQR, MAD and P95. For performance preservation (H3), this paper evaluates structural impact on throughput and latency and the measured rate of change. For overhead (H4), this paper evaluates LUT, FF, and estimated power.
The experimental results are as follows. For H1, in HGB regression, erase time alone was effective as an independent indicator with R^2 = 0.844 and MAE = 353.6. When combined with P/E, R^2 increased by 0.0021 over P/E-only regression and MAE improved by approximately 22%, confirming that erase time provides additional explanatory power not captured by P/E. For H2, compared with P/E-based scheduling, erase-time-based scheduling reduced the mean, median, and trimmed mean of error bits by 15.4%, 14.6%, and 14.3%, reduced standard deviation, IQR, and MAD by 16.2%, 16.2%, and 15.8%, and improved P95 by 15.6%. The P95-based tail ratio decreased by approximately 96%, indicating improved uniformity. For H3, the data path remains unchanged and only grade accumulation is added, and the worst-case time complexity of grade update is O(|G| + B). Since the overhead is negligible compared with erase time, there is no structural factor that degrades throughput. For H4, synthesis and power estimation showed an approximately 1.4% increase in LUT and FF and a 4 mW increase in power, and the impact on the real-time control path was practically insignificant.
In the conclusion, this paper confirms that lightweight wear leveling using erase time can equalize the aging distribution and maximize endurance without additional hardware or sensors, while resource and power overhead can be neglected. As promising future work, this paper suggests measurement-based evaluation across temperature, voltage, and retention time variations, larger-scale validation across dies and lots, and integration with FTL and file-system-level policies.

목차 (Table of Contents)

• Ⅰ. 서론 1
• Ⅱ. 연구배경 3
• 2.1. NAND 플래시 메모리의 셀 아키텍처 3
• 2.1.1. 기본 소자와 저장 원리 3
• 2.1.2. 2D 플로팅 게이트와 3D 차지 트랩의 비교 4
• 2.2. 플래시 칩 아키텍처 5
• 2.2.1. 어레이 구조와 주변 회로 5
• 2.2.2. 내부 병렬화와 인터페이스 6
• 2.3. 시스템 구성과 성능 특성 7
• 2.3.1. 시스템 구성 7
• 2.3.2. 연산 지연과 처리량의 주요 요인 8
• 2.3.3. Ready/Busy와 Erase Time의 관계 9
• 2.4. 신뢰성과 내구성 11
• 2.4.1. 오류 메커니즘 11
• 2.4.2. 신뢰성 지표와 신뢰성 보호 기법 12
• 2.4.3. Erase time과 열화와의 관련성 13
• 2.5. 본 연구와의 관련성 13
• Ⅲ. 관련연구 14
• 3.1. 시스템과 장치 수준의 성능 및 지연 실증 연구 14
• 3.2. 지우기 동작 제어 최적화 연구 15
• 3.3. 신뢰성과 오류 특성화와 환경 및 공정 편차에 관한 연구 16
• 3.4. ECC 및 복호 정보 기반 마모 측정 연구 18
• 3.5. FTL과 파일시스템 차원에서의 웨어 레벨링 19
• 3.6. 기존 연구의 공백과 본 연구의 위치 19
• Ⅳ. 제안하는 알고리즘 21
• 4.1. Erase Time 기반 노화도 레벨링 21
• 4.2. 노화도 레벨 기반 웨어 레벨링 알고리즘 24
• Ⅴ. 실험결과 29
• 5.1. 연구 가설과 판정 기준 29
• 5.2. 실험 환경과 데이터셋 29
• 5.3. 비교군 구성과 배정 30
• 5.4. 동작 프로토콜 31
• 5.5. 분석 지표와 통계 절차 31
• 5.6. Erase time과 Error bit 관계 분석 (H1) 31
• 5.7. 웨어 레벨링 비교 평가(H2) 32
• 5.8. 성능 보전성(H3) 34
• 5.9. 로직의 자원 및 전력 사용량 차이(H4) 35
• 5.10. 민감도 결과 36
• Ⅵ. 결 론 38