Time-Frame Unit Operating Low Energy Inference Hardware Spiking Neural Networks = 타임-프레임 단위로 동작하는 저 에너지 추론 하드웨어 스파이킹 뉴럴 네트워크

국문 초록 (Abstract)

스파이킹 뉴럴 네트워크(SNN)는 에너지 효율적인 인공지능을 위한 뉴로모픽 컴퓨팅 패러다임으로 주목받고 있다. 그러나 기존 하드웨어 SNN은 비동기적인 스파이크 전파와 하드웨어 뉴런 회로 모델의 한계로 인하여 추론 정확도가 낮고 에너지 소모가 큰 문제를 겪고 있다. 본 논문에서는 이러한 문제를 해결하기 위하여 타임-프레임 단위로 동작하는 하드웨어 SNN을 제안하며, 이는 네트워크의 레이어 간 동기적인 스파이크 전파를 가능하게 한다. 또한 하나의 타임-프레임 내에서 입력 축적과 출력 스파이크 생성을 분리하여 동시에 수행함으로써, 높은 정확도를 낮은 에너지 소모로 달성할 수 있는 타임-프레임 integrate-and-fire 뉴런 회로를 제안한다.
이미지 분류 작업을 위하여 제안된 타임-프레임 단위로 동작하는 합성곱 (convolutional) SNN (TF-CSNN)은 CIFAR-10 및 SVHN 데이터셋에 적용되어, 높은 분류 정확도를 유지하면서도 추론에 필요한 타임스텝과 에너지 소모를 크게 줄이는 것을 검증하였다. 제안된 TF-CSNN 아키텍처는 기존 하드웨어 SNN에서 구현이 어려운 바이어스(bias), 배치 정규화(batch normalization), 맥스 풀링(max-pooling) 등의 핵심 딥러닝 기능을 지원한다.
순차적 데이터 처리 작업을 위하여 제안된 타임-프레임 단위로 동작하는 순환(recurrent) SNN (TF-RSNN)은 Spoken Digits 데이터셋에 적용되어 시간 의존적인 데이터 처리에도 효과적으로 적용 가능함을 보였다. 제안된 TF-RSNN은 기존 하드웨어 SNN에서 구현하기 어려웠던 타임-프레임 단위의 스파이크 회귀와 tanh 활성 함수를 지원한다.
SPICE및 시스템 레벨 추론 시뮬레이션을 통하여, 두 아키텍처 모두 소프트웨어 모델에 필적하는 정확도를 보이며 낮은 에너지로 추론이 가능함을 확인하였다. 또한, 제작된 charge-trap flash 기반 AND-type 시냅스 어레이와 제작된 타임-프레임 integrate-and-fire 뉴런 회로를 사용한 하드웨어 구현을 통하여, 제안하는 타임-프레임 단위로 동작하는 SNN 시스템의 동작 개념이 입증되었다.

다국어 초록 (Multilingual Abstract)

Spiking Neural Networks (SNNs) have emerged as a promising neuromorphic computing paradigm for energy-efficient artificial intelligence. However, conventional hardware SNNs often suffer from limited inference accuracy and excessive energy consumption due to asynchronous spike propagation and the limitations of implementing hardware neuron circuit models. This dissertation proposes a time-frame unit operating SNN (TF-SNN) that enables synchronous spike propagation across layers to address these challenges. A time-frame integrate-and-fire (TIF) neuron circuit is designed to facilitate high inference accuracy with low energy consumption by decoupling input integration and output spike generation within a time-frame.
The time-frame convolutional SNN (TF-CSNN) is applied to image classification tasks, such as the CIFAR-10 and SVHN datasets, showing significant reductions in inference timesteps and energy consumption while maintaining high classification accuracy. The proposed TF-CSNN architecture supports the implementation of key deep learning functions, such as bias, batch normalization, and max pooling, which are challenging to realize in conventional hardware SNNs.
The time-frame recurrent SNN (TF-RSNN) is applied to sequential data tasks such as Spoken Digits, demonstrating the architecture’s applicability to time-dependent data. The proposed TF-RSNN architecture supports the implementation of a time-frame unit spike recurrent network and the tanh activation function, which were previously challenging to realize in conventional hardware SNNs.
Extensive SPICE simulations and system-level inference evaluations confirm that both architectures can perform accurately, are comparable to their software counterparts, and consume low inference energy. Hardware implementation using the fabricated charge-trap flash-based AND-type synaptic array and the TIF neuron circuit further validates the energy-efficient operational concept of the proposed TF-SNN system.

목차 (Table of Contents)

• Abstract i
• Contents iii
• List of Tables vi
• List of Figures vii
• Chapter 1 Introduction 1
• 1.1 Neuromorphic Systems 1
• 1.2 Spiking Neural Networks (SNNs) 4
• 1.2.1 Hardware Implementation of SNNs 4
• 1.2.2 Neuron Models in SNNs 7
• 1.2.3 Challenges in SNNs with Conventional Neuron Models 10
• 1.3 Dissertation Outline 13
• Chapter 2 Time-Frame Unit Operating SNNs (TF-SNNs) 15
• 2.1 Concept of TF-SNNs 15
• 2.2 Concept of Time-Frame Integrate-and-Fire (TIF) Neuron Circuits 18
• Chapter 3 Time-Frame Unit Operating Convolutional SNNs (TF-CSNNs) 21
• 3.1 Concept of TF-CSNNs 21
• 3.2 TIF Neuron Circuit for TF-CSNNs 24
• 3.2.1 TIF Neuron Circuit Design for TF-CSNNs 24
• 3.2.2 Operation of TIF Neuron Circuit for TF-CSNNs 27
• 3.2.3 Features of TIF Neuron Circuit for TF-CSNNs 30
• 3.2.4 SPICE Simulation Results 32
• 3.3 Features of TF-CSNNs 41
• 3.3.1 Pipelining Inference Operation 41
• 3.3.2 Implementation of Bias and Batch-Normalization 44
• 3.3.3 Max Pooling Implementation 49
• 3.4 System-Level Verification of TF-CSNNs 51
• 3.4.1 Inference Simulation Methods 51
• 3.4.2 Inference Simulation Results 54
• Chapter 4 Time-Frame Unit Operating Recurrent SNNs (TF-RSNNs) 72
• 4.1 Concept of TF-RSNNs 72
• 4.2 TIF Neuron Circuit for TF-RSNNs 76
• 4.2.1 TIF Neuron Circuit Design for TF-RSNNs 76
• 4.2.2 Operation of TIF Neuron Circuit for TF-RSNNs 81
• 4.2.3 Features of TIF Neuron Circuit for TF-RSNNs 84
• 4.2.4 SPICE Simulation Results 86
• 4.3 Features of TF-RSNNs 90
• 4.3.1 Time-Frame-Unit Spike Recurrent Operation 90
• 4.4 System-Level Verification of TF-RSNNs 92
• 4.4.1 Inference Simulation Methods 92
• 4.4.2 Inference Simulation Results 94
• Chapter 5 Hardware Implementation of TF-SNNs 98
• 5.1 Structure of Hardware TF-SNNs 98
• 5.1.1 Synaptic Array 98
• 5.1.2 Neuron Circuit 104
• 5.2 Measurement Results of Hardware TF-SNNs 106
• 5.2.1 Synaptic Array 106
• 5.2.2 Neuron Circuit 110
• 5.2.3 Hardware TF-SNNs 113
• Chapter 6 Conclusions 123
• Bibliography 125
• 초 록 134
• List of Publications 136