Synaptic Transistors and Neuron Circuits Based on IGZO for Spiking Neural Networks = 스파이킹 뉴럴 네트워크를 위한 IGZO 기반의 시냅틱 트랜지스터와 뉴런 회로

국문 초록 (Abstract)

인간의 뇌를 모방한 뉴로모픽 컴퓨팅은 폰 노이만 구조를 대체할 수 있는 유망한 대안으로 주목받고 있다. 뉴로모픽 시스템을 구현하기 위해서는 인공 시냅스와 뉴런의 개발이 필수적이다. 인듐-갈륨-아연-산화물(IGZO)은 낮은 공정 온도, 낮은 누설 전류, 적당한 이동도 등의 특성으로 디스플레이 분야에서 널리 사용되고 있으며, 최근에는 뉴로모픽 하드웨어 구현을 위한 소자로서도 활발히 연구되고 있다. IGZO 기반 시냅스 소자 중 전하 포획 메커니즘을 활용하는 시냅틱 트랜지스터는 셀 간 간섭이 없는 배열 구동, 안정적인 가중치 프로그래밍, CMOS 공정과의 호환성 등 다양한 장점을 제공한다. 하지만 n형 IGZO 채널의 정공 주입이 어려워 전하 탈포획(de-trapping) 효율이 낮아지며, 이로 인해 전기적인 소거(erase) 동작이 원활하게 이루어지지 않고, 전자-정공 쌍을 생성을 통한 소거 동작을 위해 일시적으로 채널에 빛을 조사해야 한다. 이러한 광소거 방식은 복잡한 구동 방식을 필요로 하며, 뉴로모픽 시스템의 실제 구현에 있어 큰 제약 요인으로 작용한다. 또한 시냅스 소자에 대한 연구는 활발히 진행되고 있으나, IGZO 박막 트랜지스터(TFT)를 활용한 뉴런 회로 및 전체 뉴로모픽 시스템의 시뮬레이션에 대한 연구는 아직 미비한 실정이다. 고성능 뉴로모픽 시스템을 구현하기 위해서는 시냅스와 뉴런의 특성을 반영한 시스템 수준의 시뮬레이션과 최적화가 반드시 필요하다. 본 학위 논문에서는 빛 도움 없이 전기적으로 소거가 가능하게 하고 소자 성능을 향상시키기 위한 IGZO 시냅틱 트랜지스터의 트랩층 엔지니어링과, 스파이킹 신경망(SNN)을 활용한 뉴로모픽 시스템의 최적화 방법을 제안한다.
첫째, 채널층과 트랩층 모두에 IGZO를 적용한 시냅틱 트랜지스터를 제작하여 생물학적 시냅스 동작을 모사하였다. 트랩층으로 사용된 IGZO를 축퇴(degenerate) 상태로 만드는 것이 전하 탈포획 효율을 향상시키는 핵심 요인임을 확인하였다. 축퇴 IGZO 트랩층을 사용한 시냅틱 트랜지스터는 빛 조사 없이도 채널 도전도를 증가시킬 수 있으며, 성공적으로 시냅스 특성들을 보여주었다.
둘째, 시냅틱 트랜지스터의 동작 전압을 낮추고 데이터 보존 특성을 향상시키기 위해 플로팅 게이트 물질 최적화를 수행하였다. 고전도성을 가지는 인듐-주석-산화물(ITO) 플로팅 게이트는 Al2O3 터널링 절연층과의 화학적 상호작용을 줄이고 매끄러운 계면을 형성하여 전기적 특성을 크게 향상시켰다. 이를 기반으로 구성한 8×8 시냅스 어레이는 100%의 소자 수율을 달성하였으며, 하프 펄스 방식의 구동으로 셀 간 간섭 없이 선택적인 가중치 프로그래밍이 가능함을 실험적으로 입증하였다.
셋째, IGZO TFT를 이용한 적분-발화(integrate-and-fire) 뉴런 회로를 제안하고, 해당 회로와 시냅스 트랜지스터 모델을 바탕으로 전체 뉴로모픽 시스템의 시뮬레이션 및 최적화를 수행하였다. 세 개의 완전 연결층으로 구성된 SNN을 설계하고, 이를 통해 Fashion-MNIST 및 CIFAR-10 데이터셋을 대상으로 학습 및 추론 성능을 평가하였다. 오프라인 학습 시에는 뉴런 내에서의 오버플로우 및 언더플로우로 인해 정보 손실이 발생할 수 있으며, 이는 막 전하 축적 커패시터(Cmem)의 용량에 따라 좌우된다. 이를 해결하기 위해 각 층별로 적절한 막 전하 축적 커패시터 값을 조정하는 최적화 기법을 제안하여 정보 손실을 최소화하였다. 또한, 더 빠른 추론과 정확도 향상을 위해 입력 인코딩 방식을 개선하였다. 최적화된 시스템은 소자 특성의 변동성 하에서도 높은 정확도를 안정적으로 유지함을 확인하였다.
본 논문은 뉴로모픽 응용을 위한 IGZO 기반 뉴로모픽 소자의 높은 잠재력을 강조하고, 고성능 뉴로모픽 시스템을 위한 최적화 전략을 제시한다.

다국어 초록 (Multilingual Abstract)

Neuromorphic computing, which emulates the human brain, offers a promising alternative to the von Neumann architecture. Developing artificial synapses and neurons is essential for realizing neuromorphic systems. Indium-gallium-zinc-oxide (IGZO), widely used in displays for its low-temperature processing, low leakage current, and moderate mobility, is now gaining attention for neuromorphic hardware. For IGZO synaptic devices, synaptic transistors utilizing charge trapping provide advantages such as sneak path-free array operations, stable weight programming, and CMOS compatibility. However, inefficient charge de-trapping, originating from the difficulty in hole injection of n-type IGZO channel, hinders the electrical erase operation, requiring light irradiation on the channel to temporarily generate electron-hole pairs for the erase process. The optical erase necessitates complex driving schemes, posing challenges for the practical implementation of neuromorphic systems. Furthermore, although synaptic devices have received considerable attention, research on neuron circuits using IGZO thin-film transistors (TFTs) and the simulation of neuromorphic systems remains limited. To achieve high-performance neuromorphic systems, it is critical to simulate and optimize the systems by incorporating the characteristics of both synapses and neurons. This dissertation presents the trap layer engineering of IGZO synaptic transistors to enable electrical erase operation without light assistance and improve device performance, in addition to the optimization of neuromorphic systems using spiking neural networks (SNNs).
First, a synaptic transistor using IGZO as both the channel and trap layers was fabricated to emulate synaptic behaviors. It was found that making the IGZO trap layer in a degenerate state is a key factor for improving de-trapping efficiency. The synaptic transistor with the degenerate IGZO trap layer can increase channel conductance without light irradiation and successfully demonstrate synaptic characteristics.
Second, device optimization of the synaptic transistor was conducted via floating gate (FG) engineering to improve the retention and reduce operation voltages. The indium-tin-oxide (ITO) FG’s higher conductivity and its alleviated chemical interactions with the Al2O3 tunneling layer (TL) resulted in enhanced electrical performance with a smooth FG/TL interface. An 8×8 synapse array with synaptic transistors achieved 100% yield, and selective programming without interference was demonstrated using a half-pulse scheme.
Third, an integrate-and-fire (I&F) neuron circuit with IGZO TFTs was proposed, and the neuromorphic system with IGZO synaptic transistors and I&F neuron circuits was simulated and optimized. SNNs, consisting of three fully connected layers, were evaluated for two datasets: Fashion-MNIST and CIFAR-10. In offline learning, an accuracy drop can occur due to information loss caused by overflow or underflow in neurons, which is affected by the membrane capacitor (Cmem). A layer-by-layer Cmem optimization was proposed to mitigate information loss by adjusting the appropriate Cmem for each layer. Moreover, input encoding was modified for faster inference with improved accuracy. The optimized system exhibited minimal accuracy degradation under device variations.
This dissertation highlights the great potential of IGZO-based neuromorphic devices for neuromorphic applications and presents optimization strategies for high-performance neuromorphic systems.

목차 (Table of Contents)

• Abstract i
• Contents iv
• List of Tables vii
• List of Figures vii
• Chapter 1 Introduction 1
• 1.1 Neuromorphic Computing 1
• 1.2 Neuromorphic Devices 6
• 1.2.1 Artificial Synapses 6
• 1.2.2 Artificial Neurons 8
• 1.3 Neuromorphic System Based on IGZO 11
• 1.4 Dissertation Organization 12
• Chapter 2 Electrically Erasable IGZO Synaptic Transistor Using Degenerate IGZO Trap Layers 13
• 2.1 Research Background 13
• 2.2 Experiment 16
• 2.2.1 Device Fabrication 16
• 2.2.2 Characterization 18
• 2.3 Effect of Oxygen Partial Pressure of IGZO Trap Layer on Erase Performance 19
• 2.3.1 Role of Oxygen Partial Pressure on IGZO 19
• 2.3.2 Electrical Characteristics of Synaptic Transistors 19
• 2.3.3 Analysis of IGZO Trap Layer 23
• 2.3.4 Energy Band Diagram of Synaptic Transistors 27
• 2.4 Effect of Post-Annealing Temperature on Erase Performance 30
• 2.4.1 Role of Post-Annealing Process on IGZO 30
• 2.4.2 Electrical Characteristics of Synaptic Transistors 31
• 2.4.3 Analysis of IGZO Trap Layer 35
• 2.5 Synaptic Characteristics of Synaptic Transistors 41
• 2.6 Summary 46
• Chapter 3 Enhancing the Performance of Synaptic Transistor via Floating Gate Engineering 47
• 3.1 Research Background 47
• 3.2 Experiment 50
• 3.2.1 Device Fabrication 50
• 3.2.2 Characterization 50
• 3.3 Comparison of Electrical Characteristics of Synaptic Transistors Using ITO and IGZO Floating Gates 52
• 3.4 Analysis of the Interface between Tunneling Layer and Floating Gate 61
• 3.5 Energy Band Diagram of Synaptic Transistors with ITO FG and IGZO FG 68
• 3.6 Synaptic Characteristics of Synaptic Transistors 73
• 3.7 Implementation of Synapse Array 78
• 3.8 Summary 84
• Chapter 4 IGZO I&F Neuron Circuit and SNN Enhancement via Layer-by-Layer Cmem and Encoding Optimization 85
• 4.1 Research Background 85
• 4.2 I&F Neuron Circuit Using IGZO TFTs 90
• 4.2.1 Simulation of I&F Neuron Circuit 90
• 4.2.2 Results of Fabricated I&F Neuron Circuit 92
• 4.3 Simulation of IGZO Neuromorphic System 100
• 4.4 Effect of Cmem on SNN Accuracy 104
• 4.5 Layer-by-Layer Cmem Optimization 109
• 4.6 Input Encoding Optimization 113
• 4.7 Evaluation of SNN Accuracy Under Variations 116
• 4.8 Conclusion 120
• Chapter 5 Conclusion 121
• Bibliography 123
• 초록 137