Machine Learning based Methods for Clock Gating and Design Quality Prediction = 클록 게이팅과 설계 품질 예측을 위한 머신러닝 기법 연구

국문 초록 (Abstract)

현대 디지털 회로 설계에서 설계 복잡도가 증가함에 따라 전력 효율 및 타이밍 클로저 달성의 중요성이 더욱 커지고 있습니다. 이 분야에서 두 가지 주요 과제는 클럭 게이팅 합성 및 초기 설계 품질 예측입니다. 본 논문에서는 제한된 고비용 설계 데이터를 활용하고 대규모 설계 공간에서 확장 가능한 최적화를 지원하는 머신러닝 (ML) 기반 기법을 통해 이 두 문제를 동시에 해결하고자 합니다.
첫째, 본 연구는 플립플롭 그룹핑을 위한 머신러닝 기반 접근법을 제안하여 타이밍 위반 없이 동적 전력 감소를 목표로 합니다. 기존의 그룹핑 기법은 주로 토글 확률이나 짧은 길이의 토글 패턴 분석에 의존하며, 과도한 실행 시간과 메모리 부담으로 인해 전력 절감에 한계가 있었습니다. 이를 극복하기 위해 본 연구에서는 긴 플립플롭 활동 시퀀스를 압축하는 컨볼루셔널 오토인코더(CAE) 모델, 임베딩을 기반으로 플립플롭 간 활동 유사도를 추정하는 CNN 기반 유사도 랭커, 그리고 플립 플롭 쌍의 융합 표현을 생성하는 CNN 기반 임베딩 결합기를 도입하여, 클럭 게이팅 품질을 크게 향상시키는 통합 그룹핑 전략을 구축하였습니다. 실험 결과, 기존 최첨단 툴 대비 평균 동적 전력 절감 효과를 달성하였으며, 타이밍 및 플립플롭 근접 제약 조건을 위반하지 않음을 확인하였습니다.
둘째, 본 논문은 설계 공간 탐색을 통한 EDA 툴 파라미터 최적화를 위한 머신러닝 프레임워크를 제안합니다. 고품질 최종 칩 구현을 보장하는 EDA 파라미터 탐색은 매우 중요한 과제이나, 방대한 탐색 공간으로 인해 과도한 시간과 노력이 요구됩니다. 본 연구에서는 머신러닝 기반 설계 공간 최적화(DSO) 기법을 통해 이를 자동화하였습니다. 기존 ML 기반 DSO 방법들과 비교했을 때, 본 연구의 접근법은 (1) 차원 축소에 따른 원본 파라미터 집합과 축소된 집합 간 1:1 대응 관계가 깨지는 문제와, (2) 여러 파라미터 집합 간 PPA(전력, 성능, 면적) 추정값의 방향성 비교가 신뢰도가 낮거나 상당한 시간이 소요되는 문제를 극복합니다. 구체적으로, 첫 번째 문제는 차원 축소 대신 파라미터 특징 중요도를 학습하는 메커니즘을 개발하여 최적 PPA 후보가 될 다양한 파라미터 집합을 추출할 수 있도록 하였고, 두 번째 문제는 PPA 값을 직접 계산하는 대신 ML 기반 랭크 모델을 도입하여 한 파라미터 집합이 다른 집합보다 우월한지를 확률적으로 예측함으로써 계산 속도와 정확도를 크게 향상시켰습니다. 벤치마크 설계에 대한 실험을 통해, 본 접근법은 기존 최첨단 ML 기반 방법들보다 더 우수한 파라미터 집합을 더 적은 설계 평가 횟수(EDA 툴 실행)로 찾아내는 것을 입증하였으며, 기본 파라미터 설정 대비 설계 PPA 지표(배선 길이, 최악/전체 음수 타임 슬랙, 전력 소비, 칩 면적)를 5.0% 에서 45.2%까지 개선하였습니다.
종합적으로, 본 논문의 머신러닝 기반 방법론은 클럭 게이팅 합성과 EDA 툴 파 라미터 튜닝 모두에 대해 확장 가능하고 데이터 효율적인 솔루션을 제공하여, 현재 및 미래 반도체 시스템에서 전력, 성능, 면적(PPA) 최적화를 위한 핵심 설계 요구사항을 효과적으로 해결합니다.

다국어 초록 (Multilingual Abstract)

In modern digital circuit design, achieving power efficiency and timing closure is becoming increasingly critical as design complexity grows. Two key challenges in this domain are clock gating synthesis and early-stage design quality prediction. This dissertation addresses both problems using machine learning (ML)-based techniques that leverage limited, high-cost design data and support scalable optimization across
large design spaces.
Firstly, we propose a machine learning-based approach for flip-flop grouping in clock gating, aiming to reduce dynamic power without causing timing violations. Conventional grouping methods typically rely on toggling probability or short-length toggling pattern analysis, suffering from excessive runtime and memory overheads, which limit power savings. To address these limitations, we introduce a convolutional autoencoder (CAE) model to compress long flip-flop activity sequences into compact embedding vectors, a convolutional neural network (CNN)-based similarity ranker to estimate activity similarity between flip-flops from their embeddings, and a CNN-based embedding combiner to generate fused representations of flip-flop pairs. These components form an integrated grouping strategy that significantly enhances clock gating quality. Experimental results demonstrate an average dynamic power reduction surpassing state-of-the-art tool without violating timing or flip-flop proximity constraints.
Secondly, we propose A machine learning framework to optimize EDA tool parameters through design space exploration. Finding EDA tool parameters that guarantee a high-quality final chip is a critical task, but requires an excessive amount of effort and time due to the huge exploration space of tool parameters. In this work, we automate this task by proposing a machine learning-based design space optimization (DSO) approach. In comparison with the conventional ML-based DSO methods, our approach overcomes two critical limitations: (1) parameter dimension reduction, by which the one-to-one mapping property between the parameter sets of reduced and original (unreduced) dimensions will not hold any more, and (2) the direction comparison of PPA (power, performance, area) estimates among multiple parameter sets, which is not so reliable or requires a considerable time, in order to choose a new sample of parameter set which is very likely to generate the implementation of best PPA. Precisely, to overcome limitation 1, rather than reducing the parameter dimension, we develop a learning mechanism for identifying parameter feature importance, enabling extraction of a diverse parameter set candidates with high potential of best PPA. On the other hand, to overcome limitation 2, instead of computing the PPA estimates directly, we propose an ML-based rank model which simply predicts if one parameter set is probabilistically superior/inferior to another, whose computation is much faster and more accurate than the conventional direct PPA estimate comparison. From our experiments with benchmark designs, it is shown that our approach is able to find design parameter sets which are far better than that found by the prior state-of-the-art ML-based approaches, even with fewer number of design evaluations (i.e., EDA tool runs). In addition, in comparison with the designs produced by using the default parameter setting, our DSO framework is able to improve the design PPA metrics (i.e., wirelength, worst/total negative time slacks, power consumption, die area) by 5.0 ∼ 45.2%.
Overall, our machine learning-based methodology offers a scalable and data-efficient solution for both clock gating synthesis and EDA tool parameter tuning, addressing critical design needs for optimizing power, performance, and area (PPA) in current and future semiconductor systems.

목차 (Table of Contents)

• Abstract i
• Contents iii
• List of Tables v
• List of Figures vii
• 1 Introduction 1
• 1.1 Clock Gating 1
• 1.2 Design Space Optimization 8
• 1.3 Contributions of This Dissertation 14
• 2 Machine Learning Driven Synthesis of Clock Gating 17
• 2.1 Motivations 17
• 2.1.1 Inefficiency in Handling Long Toggling Sequences 18
• 2.1.2 Inaccurate Prediction of Clock Gating Timing Overhead 20
• 2.2 Machine Learning Driven Clock Gating 23
• 2.2.1 Problem Definition 23
• 2.2.2 Overall Flow 24
• 2.2.3 Cost Formulation for Flip-flop Grouping 26
• 2.2.4 Encoding-net 27
• 2.2.5 Similarity-net 30
• 2.2.6 Grouping-net 32
• 2.2.7 Timing Feasibility Checking by Clock Gating 33
• 2.3 Experimental Results 36
• 2.3.1 Experimental Setup 36
• 2.3.2 Assessment of Machine Learning Model Performance 38
• 2.3.3 Experimental Results: Toggle-driven Clock Gating 40
• 2.3.4 Experimental Results: State-driven Clock Gating 43
• 2.3.5 Experimental Results: Machine Learning-driven Clock Gating 45
• 2.3.6 Experimental Comparison: Final Results 46
• 3 EDA Tool Parameter Optimization 51
• 3.1 Motivations 51
• 3.2 EDA Tool Parameter Optimization Through Fast and Reliable Machine-
• Learning based Rank Prediction Model 54
• 3.2.1 Overall Flow 54
• 3.2.2 Feature Importance Based Parameter Grouping 57
• 3.2.3 Value Allocation for Sampled Parameters 59
• 3.2.4 Convolutional Ranker for PPA-Aware Parameter Comparison 61
• 3.2.5 DSO Ranker System 64
• 3.3 Experimental Results 66
• 3.3.1 Experimental Setup 66
• 3.3.2 Quality of Our ML-based Rank Model 68
• 3.3.3 Comparison of Chip PPA and Runtime 70
• 3.3.4 Ablation Study 73
• 4 Conclusion 77
• 4.1 Chapter 2 77
• 4.2 Chapter 3 78
• Abstract (In Korean) 84