Ultra-Low Power Analog CMOS Neurons for Accurate Vector-Matrix Multiplication in Spiking Neural Networks = 스파이킹 신경망에서 정확한 벡터-행렬 곱셈을 위한 초저전력 아날로그 CMOS 뉴런

국문 초록 (Abstract)

스파이킹 신경망 (SNN)은 이산적인 스파이크 기반 신호와 이벤트 기반 처리를 활용하여 높은 에너지 효율성과 확장성을 지니는 뇌 모사 계산 패러다임을 제공한다. 전통적인 인공신경망 (ANN)이 동기식 클록 기반 동작에 의존하는 반면, SNN은 비동기적으로 작동하며 스파이크 이벤트에만 반응하여 인간 두뇌의 생물학적 뉴런 동작을 모방한다. 인간의 뇌는 20 W 미만의 전력을 사용하면서도 막대한 양의 정보를 처리하는데, 이는 기존 컴퓨팅 시스템이 달성할 수 없는 수준의 효율성이다. 이러한 구조를 모방한 뉴로모픽 하드웨어는 메모리와 연산이 분리된 폰 노이만 아키텍처의 병목 현상을 제거하기 위해 시냅스와 뉴런을 하나의 시스템에 통합하는 것을 목표로 한다.
아날로그 CMOS 기술을 활용한 SNN의 하드웨어 구현은 기존 반도체 공정과의 호환성, 저전력 및 면적 효율적 계산의 가능성 측면에서 유망한 접근이다. 그러나 시냅스 배열의 규모가 커질수록 아날로그 뉴런 회로에서 팬인 (fan-in)과 팬아웃 (fan-out)이라는 두 가지 핵심 문제가 발생한다. 팬인 문제는 다수의 전시냅스 입력이 병렬로 연결될 때 발생하며, 이로 인해 유효 컨덕턴스가 증가하고 입력 노드에서 IR 강하가 발생하여 뉴런의 입력 전압이 왜곡된다. 이는 SNN 연산의 핵심인 벡터-행렬 곱셈 (VMM)의 정확도를 저하시키는 주요 원인이다. 반면, 팬아웃 문제는 대규모 후시냅스 배열을 구동하는 데 필요한 출력 구동 능력이 부족하여 발생하며, 커패시턴스 부하 증가 및 RC 지연으로 인해 스파이크 왜곡, 느린 신호 전이, 시스템 추론 정확도 저하 등의 문제가 발생한다.
이러한 팬인 문제를 해결하기 위해 보상형 전류 미러 (CCM) 회로가 개발되었다. 기존의 전류 미러는 입력 부하가 클 경우 비선형 동작을 보이는 반면, 제안된 CCM은 임계 전압이 높은 장채널 NMOS 트랜지스터를 이용하여 입력 노드 전압의 변화를 감지하고, 입력 전류가 커져 전압이 상승할 경우 이를 보상하는 전류를 동적으로 공급함으로써 선형적인 전류 합산을 유지한다. 알파파워 모델을 기반으로 한 이론적 분석 및 SPICE 시뮬레이션을 통해 CCM은 VMM 선형성 (R² > 0.999)을 안정적으로 유지하는 것으로 확인되었다. 또한, 이벤트 기반 방식으로 동작하여 대기 중에는 정적 전력을 소모하지 않으며, 스파이크당 에너지 소모는 3.33 pJ에 불과하다. 3개의 트랜지스터만으로 구성된 간단한 구조로 면적 오버헤드가 작아 대규모 뉴런 배열에 적합하다. 제안된 CCM 회로는 기존 OP-amp 기반 및 CCII 기반 회로와 비교하여 에너지 효율, 회로 복잡도, 면적 측면에서 우수한 PPA (Power-Performance-Area) 특성을 나타내며, 약 200의 PPA 값을 기록하였다.
팬아웃 문제를 해결하기 위해 스파이크 기반 전압 버퍼 (S-VB)와 풀다운 펄스 폭 변조 (PD-PWM) 회로가 함께 도입되었다. S-VB는 유니티 게인 전압 버퍼로, 스파이크가 발생할 때에만 동작하여 뉴런 출력 노드를 대규모 후시냅스 어레이의 커패시턴스 부하로부터 효과적으로 절연한다. 이 구조는 512×512 크기의 후시냅스 어레이에서도 출력 전압이 이상적인 출력 전압 근처로 안정적으로 유지되도록 하며, 비활성 상태에서는 누설 전류가 거의 없어 에너지 효율이 높다.
PD-PWM 회로는 출력 스파이크의 지속 시간을 제어하기 위해 하강엣지에서 지연을 도입하며, 이는 게이트 바이어스로 제어되는 current-starved NMOS를 통해 구현된다. 기존의 커패시터 기반 지연 방식이나 인버터 체인 방식은 정적 전력 소모와 회로 면적을 증가시키는 반면, 제안된 PD-PWM은 상승 엣지를 유지하면서도 정밀한 펄스 폭 제어가 가능하다. 이 회로는 200 ns의 스파이크를 2.15 pJ의 에너지로 생성할 수 있으며, 필요한 면적은 7.3 μm²에 불과하다. 또한, 멀티 스테이지 구성은 공정 변화에 의한 펄스 폭의 편차를 줄여주며, 10,000 회의 몬테카를로 시뮬레이션 결과 단일 스테이지 대비 표준편차를 8.13 ns에서 2.68 ns로 감소시키는 성능을 보였다.
제안된 CCM, S-VB, PD-PWM 회로들은 하나의 아날로그 CMOS 뉴런 아키텍처로 통합되었으며, 회로 수준의 SPICE 시뮬레이션과 MATLAB 기반의 시스템 수준 시뮬레이션을 통해 검증되었다. 784×800×400×10 구조의 fully-connected SNN을 구성하고 MNIST 데이터셋을 기반으로 평가한 결과, 다양한 최대 시냅스 전류 (Imax), 전원 변동 (VDD), 시냅스 어레이 크기에 걸쳐 안정적인 분류 정확도를 유지하였다. 특히, 기존 회로에서 전원 변동에 따라 최대 7 %p까지 정확도 하락이 발생한 반면, 제안된 아키텍처에서는 정확도 손실이 0.1 %p 미만으로 억제되어, 변동 환경에서도 높은 신뢰성과 견고성을 유지함을 확인하였다.
하드웨어 구현은 130 nm CMOS 공정을 통해 수행되었다. 각각의 CCM, S-VB, PD-PWM 회로가 제작되어 개별적으로 테스트되었고, CCM은 R² > 0.999의 높은 VMM 선형성을 나타냈다. S-VB는 출력 전압 왜곡 없이 안정적인 신호 전달을 보였으며, PD-PWM은 바이어스 조건에 따라 제어 가능한 스파이크 폭을 일관되게 생성하였다. 세 회로를 통합한 뉴런 회로도 제작되어, 전시냅스 입력 수가 1개에서 10개까지 증가함에 따라 출력 스파이크 수가 선형적으로 증가하는 특성을 보였으며, 측정된 상관 계수 R² = 0.9986은 하드웨어 수준에서도 선형적인 VMM 동작이 유지됨을 의미한다.
팬인 및 팬아웃 문제를 전용 서브회로를 통해 해결함으로써, 본 논문에서는 확장성과 신뢰성을 갖춘 아날로그 CMOS 뉴런 아키텍처를 제시하였다. 제안된 회로는 높은 VMM 선형성, 초저전력 소비, 소형 레이아웃을 달성함과 동시에 공정 및 외부 환경 변동에 대한 견고함을 유지한다. 이러한 특성은 본 아키텍처가 차세대 뉴로모픽 프로세서, 특히 저전력, 실시간, 생물학적 타당성이 요구되는 인공지능 시스템에 적합함을 보여준다. 또한, 이벤트 기반 방식은 스파이크가 발생할 때만 에너지를 소모함으로써, 전력 및 면적 제약이 큰 엣지 AI 환경에서도 효과적으로 활용될 수 있음을 의미한다. 본 논문에서 제시된 설계 방법론과 실험 결과는 향후 뇌 모사 회로 설계 및 대규모 뉴로모픽 하드웨어 발전에 있어 강력한 기반이 될 것으로 예상된다.

다국어 초록 (Multilingual Abstract)

Spiking neural networks (SNNs) offer a brain-inspired computational paradigm that utilizes discrete spike-based signals and event-driven processing to achieve superior energy efficiency and scalability. In contrast to traditional artificial neural networks (ANNs), which depend on synchronous clock-driven operations, SNNs operate asynchronously and only react to spike events, mirroring the functioning of biological neurons in the human brain. The brain processes vast volumes of information using less than 20 W of power, a level of efficiency unmatched by conventional computing systems. Mimicking this architecture, neuromorphic hardware aims to integrate synapses and neurons within a unified system, eliminating the separation between memory and computation that causes bottlenecks in von Neumann architectures.
Hardware implementation of SNNs using analog CMOS technology provides a promising direction due to its compatibility with established fabrication processes and its potential for low-power, area-efficient computation. However, as the scale of synaptic arrays grows, two critical problems emerge in analog neuron circuits, which are fan-in and fan-out problems. Fan-in issues arise when a large number of pre-synaptic inputs are connected in parallel, leading to increased effective conductance and IR drops that distort the neuron’s input voltage. This degrades the accuracy of vector-matrix multiplication (VMM) operations, a core component of SNN computation. On the other hand, fan-out issues result from the difficulty of driving large post-synaptic arrays, where increased IR drop and RC delay cause output spike distortion, slower signal transitions, and a drop in the system’s inference accuracy.
To address the fan-in problem, a compensated current mirror (CCM) circuit has been developed. Unlike conventional current mirrors, which suffer from non-linear behavior under high input loading conditions, the CCM employs a long-channel NMOS transistor with a higher threshold voltage to sense voltage deviations at the input node. When the node voltage increases due to large input currents, the compensating transistor dynamically supplies an additional current that corrects the distortion and preserves linear current summation. Analytical derivation using the alpha-power law MOSFET model and SPICE simulations demonstrates that the CCM maintains high VMM linearity with an R² exceeding 0.999. Furthermore, the design operates in a fully event-driven mode, eliminating static power consumption during idle periods, and consumes only 3.33 pJ per spike. The circuit’s simple three-transistor structure minimizes area overhead and makes it ideal for integration in large neuron arrays. Additionally, energy efficiency, circuit complexity, and area were benchmarked against previously reported fan-in circuit designs. Compared to OP-amp-based and CCII-based circuits, the proposed CCM design achieved superior power-performance-area (PPA) metrics. A PPA value of approximately 200 was recorded, reflecting a balance of high accuracy, low energy per spike, and a compact layout.
To alleviate fan-out issues, two subcircuits were incorporated in the form of a spike-based voltage buffer (S-VB) and a pull-down pulse width modulation (PD-PWM) circuit. The S-VB is a unity-gain buffer that activates exclusively during spike generation, effectively isolating the neuron’s output from the large capacitive load of post-synaptic arrays. This design ensures that output voltage levels remain stable and undistorted, even when connected to synaptic arrays as large as 512×512. Measurements confirm consistent spike amplitudes close to 1 V across varying array scales. The S-VB also maintains low energy consumption and area usage, with minimal leakage during non-spiking periods, making it suitable for asynchronous event-driven SNNs.
The PD-PWM circuit regulates the duration of the output spike by introducing a controllable delay in the falling edge of the signal. This is achieved using a current-starved NMOS structure whose drivability is controlled through a gate bias voltage. Unlike conventional methods such as delay capacitors or inverter chains that increase static power and consume significant area, the PD-PWM enables fine-tuned spike width modulation without affecting the signal’s rising edge or requiring complex circuitry. A 200 ns output pulse can be generated with just 2.15 pJ of energy, and the area required is only 7.3 μm². Moreover, a multi-stage configuration of the PD-PWM circuit has been shown to reduce pulse width variation due to process fluctuations. Monte Carlo simulations with 10,000 iterations demonstrate a standard deviation reduction from 8.13 ns (single-stage) to 2.68 ns (multi-stage) for generating 500 ns spikes.
These subcircuits (CCM, S-VB, and PD-PWM) have been integrated into an analog CMOS neuron circuit architecture. The proposed circuits have been validated through both circuit-level SPICE simulations and system-level simulations using MATLAB. A fully connected SNN model with architecture 784×800×400×10 was evaluated using the MNIST dataset. The network demonstrated stable classification accuracy across various synaptic current magnitudes (Imax), supply voltage variations (VDD), and synaptic array sizes. While conventional neuron circuits showed accuracy degradation of up to 7 %p under VDD fluctuation, the proposed design limited accuracy loss to less than 0.1 %p. These results confirm that the proposed architecture maintains robustness and reliability even under harsh operating conditions.
Hardware implementation was carried out using a 130 nm CMOS fabrication process. Individual circuit blocks, including the CCM, S-VB, and PD-PWM, were taped out and tested. The CCM exhibited highly linear VMM operation with measured R² values above 0.999. The S-VB delivered output voltages with minimal distortion, and the PD-PWM circuits demonstrated controllable and stable spike durations under various bias conditions. A complete neuron incorporating all three sub-blocks was also fabricated and measured. When driven by 1 to 10 pre-synaptic inputs, the number of generated spikes increased proportionally, with a correlation coefficient of R2 = 0.9986, validating linear VMM performance in hardware.
By resolving both fan-in and fan-out limitations through specialized subcircuit designs, this dissertation provides a scalable and robust analog CMOS neuron architecture that meets the demands of modern SNN systems. The proposed neuron circuit enables high VMM linearity, ultra-low energy consumption, and a compact layout, all while maintaining resilience to process variations and external disturbances. These characteristics make the architecture a promising candidate for next-generation neuromorphic processors aimed at low-power, real-time, and biologically plausible artificial intelligence. This efficiency enables integration into dense neuromorphic cores where power and area budgets are constrained. Furthermore, the event-driven operation ensures that energy is consumed only during spike events, making the architecture highly suitable for edge AI applications. The methodology and experimental results presented here form a comprehensive foundation for future developments in brain-inspired circuit design and large-scale neuromorphic hardware integration.

목차 (Table of Contents)

• Chapter 1 Introduction 1
• 1.1 Neuromorphic Systems 1
• 1.2 Spiking Neural Networks 7
• 1.3 Fan-in & Fan-out Issues in Neuron Circuits 11
• 1.4 Outline of the Dissertation 15
• Chapter 2 Fan-In Issues in Analog CMOS Neuron Circuits 17
• 2.1 VMM Operation Errors in RRAM Arrays 17
• 2.2 Problems in Conventional CMOS Neuron Circuits 26
• 2.3 Compensated Current Mirror Neuron Circuits 33
• 2.3.1 Concept 33
• 2.3.2 Circuit-Level Simulation Results 36
• 2.3.3 High-Level Simulation Results and Performance Evaluation 42
• Chapter 3 Fan-Out Issues in Analog CMOS Neuron Circuits 54
• 3.1 Problems in Conventional CMOS Neuron Circuits 54
• 3.2 Spike-Based-Voltage Buffer 61
• 3.2.1 Concept 61
• 3.2.2 Circuit-Level Simulation Results 67
• 3.3 Pull-Down Pulse Width Modulating Circuits 73
• 3.3.1 Concept 73
• 3.3.2 Circuit-Level Simulation Results 76
• 3.4 High-Level Simulations and Performance Evaluation 83
• Chapter 4 Hardware Implementation 95
• 4.1 Unit Components and Circuits 95
• 4.1.1 NMOS and PMOS 96
• 4.1.2 Inverter 101
• 4.2 Compensated Current Mirrors 103
• 4.3 Spike-Based Voltage Buffers 109
• 4.4 Pull-Down Pulse Width Modulation Circuits 115
• 4.5 Proposed CMOS Neuron Circuits 119
• Chapter 5 Conclusion 129
• Bibliography 134
• 초 록 146
• List of Publications 152