3차원 낸드 플래시 메모리의 내구성 특성 분석 및 Trap-Assisted Tunneling 전류 모델링 = Analysis of Endurance Characteristics and Modeling of Trap-Assisted Tunneling Current in 3D NAND Flash Memory

다국어 초록 (Multilingual Abstract)

NAND flash memory technology has rapidly shifted from two dimensional (2D) planar structures to three dimensional (3D) vertical architectures to achieve higher bit densities. In particular, 3D NAND flash memory incorporates a charge trap layer (CTL) to alleviate interference and reliability issues and employs a bandgap engineered tunneling oxide (BE-TOX) to enhance erase efficiency. Despite these advances, endurance degradation caused by the accumulation of program and erase (P/E) cycles remains a critical challenge. Such degradation can severely undermine the long-term reliability of memory devices, thus requiring accurate and quantitative analysis.
In this dissertation, the endurance degradation mechanisms induced by repeated P/E cycles in 3D NAND flash memory are thoroughly analyzed, and the Trap-Assisted Tunneling (TAT) current that arises in this process is precisely modeled and interpreted. First, electrical characteristics in both the bit-line (BL) and word-line (WL) directions were measured under various P/E stress conditions. It was confirmed that, as P/E cycles accumulate, the densities of bulk traps and interface traps within the device increase, leading to threshold voltage (Vt) shifts and deterioration of subthreshold swing (S.S.) This finding underscores that endurance degradation profoundly affects the entire operating regime of the device and emphasizes the need for more comprehensive reliability evaluations.
Next, bulk trap distributions in the BE-TOX region were accurately extracted through Trap Spectroscopy by Charge Injection and Sensing (TSCIS). By combining TSCIS measurement data with results from Technology Computer-Aided Design (TCAD) simulations, the spatial locations and energy levels of the bulk traps were systematically identified. This analysis revealed that, as P/E cycles accumulate, the trap density gradually extends into deeper energy levels and propagates toward the poly-Si channel. These observations indicate that changes in tunneling current cannot be explained solely by an increase in trap density but rather by the spatial and energetic expansion of those traps.
On the basis of these findings, a physics-based model of TAT current, which is particularly prominent in the low-voltage regime, was developed and extracted through TCAD simulation. Under both negative and positive WL voltages, multiple tunneling pathways were quantified, including trap-to-trap (TTT) tunneling, trap-to-band (TB) tunneling, band-to-trap (BT) tunneling, modified Fowler–Nordheim (MFN) tunneling, and direct tunneling. The newly introduced TTT tunneling model enables highly accurate predictions of how the tunneling current evolves as trap density increases in the BE-TOX region. This advance provides critical physical insight into device degradation and retention characteristics, since it clarifies the capture and emission processes of electrons within the device.
Furthermore, a time constant (τ) was derived from the theoretically calculated electron emission probability associated with TAT, offering an analytical framework for forecasting TAT behavior under long-term retention conditions. This time constant model offers a straightforward and efficient way to incorporate a broad range of physical parameters such as trap density, barrier height, and electric field into reliability changes.
The physics-based model and integrated analytical approach presented here are expected to serve as a valuable resource for improving the design and reliability of next-generation 3D NAND flash memory.

국문 초록 (Abstract)

낸드 플래시 메모리 기술은 높은 비트 밀도를 구현하기 위해 2차원 평면 구조에서 3차원 수직 구조로 급속히 전환되어 왔다. 특히, 3차원 낸드 플래시 메모리에서는 간섭 (Interference) 및 신뢰성 (Reliability) 문제를 개선하기 위해 전하 트랩 층 (Charge trap layer, CTL)을 도입하였으며, erase 효율을 높이기 위해 밴드갭 엔지니어링이 적용된 터널링 산화막 (Bandgap Engineered Tunneling Oxide, BE-TOX)을 사용한다. 그럼에도 불구하고, program/erase (P/E) 사이클이 누적됨에 따라 발생하는 소자의 내구성 (Endurance) 열화 (Degradation)는 여전히 중요한 과제로 남아 있다. 이러한 열화 현상은 소자의 장기 신뢰성에 심각한 문제를 야기할 수 있으므로, 이를 정확하고 정량적으로 분석하는 작업이 필수적이다.
본 논문에서는 3차원 낸드 플래시 메모리의 반복적인 P/E 사이클이 유발하는 내구성 열화 특성과, 그 과정에서 발생하는 Trap-Assisted Tunneling (TAT) 전류를 정밀하게 해석하고 모델링함으로써, 소자의 신뢰성 저하 메커니즘을 명확하게 규명하였다. 먼저, 다양한 P/E 스트레스 조건에서 bit-line (BL)과 word-line (WL) 방향에서 측정한 전류–전압 특성을 바탕으로, P/E 사이클이 누적될수록 소자 내부에서 벌크 트랩 (Bulk trap) 및 계면 트랩 (Interface trap)의 밀도가 증가하고, 이로 인해 문턱전압 (Vt) 이동 및 문턱전압 이하 스윙 (Subthreshold swing, S.S.) 특성이 악화되는 현상을 구체적으로 분석하였다. 이는 내구성 열화가 소자의 전기적 동작 영역 전반에 걸쳐 크게 영향을 미친다는 사실을 보여주며, 고차원적인 신뢰성 평가에 대한 필요성을 한층 강조한다.
다음으로, TSCIS (Trap Spectroscopy by Charge Injection and Sensing) 기법을 활용해 BE-TOX 영역 내부에 존재하는 벌크 트랩 분포를 한층 정밀하게 추출하였다. 여기서 TCAD (Technology Computer-Aided Design) 시뮬레이션을 함께 사용하여, TSCIS 측정 결과와 시뮬레이션 데이터를 결합함으로써 벌크 트랩의 위치와 에너지 레벨 특성을 체계적으로 도출했다. 그 결과, P/E 사이클 누적에 따라 트랩 밀도가 점점 더 깊은 에너지 준위로 확장되고, poly-Si channel 쪽으로도 결함이 확산되는 메커니즘을 분명하게 밝혔다. 이는 터널링 전류의 변화가 단순히 트랩 밀도 증가만으로 설명되지 않고, 트랩의 공간적·에너지적 확산과도 밀접히 연관되어 있음을 시사한다.
이어서, 저전압 구간에서 두드러지게 나타나는 TAT 전류에 대한 물리 기반 모델을 구축하였으며 TCAD 시뮬레이션으로 전류 추출을 하였다. WL 전압이 음의 방향, 양의 방향으로 각각 인가될 때 나타나는 다양한 터널링 경로인 trap-to-trap (TTT) 터널링, trap-to-band (TB) 터널링, band-to-trap (BT) 터널링, 변형된 Fowler–Nordheim (Modified FN, MFN) 터널링, 직접 (Direct) 터널링을 세부적으로 분류·정량화하고, 이를 토대로 TAT 전류를 정밀하게 해석하였다. 특히, TTT 모델을 개발·적용함으로써, BE-TOX 트랩 밀도가 증가함에 따라 터널링 전류 특성이 어떻게 변동하는지를 높은 정확도로 예측해낼 수 있었다. 이는 소자 내부에서의 전자 포획 (Capture) 및 방출 (Emission) 과정을 더 깊이 이해하고, 소자 열화나 리텐션 (Retention) 특성을 분석하는 데 중요한 물리적 통찰력을 제공한다.
나아가, 이론적으로 도출한 TAT 현상의 전자 방출 확률을 바탕으로 시상수 (Time constant, τ)를 도출하여, 장기 리텐션 상황에서 발생하는 TAT 메커니즘을 효과적으로 예측할 수 있는 분석 프레임워크를 제안하였다. 이 시상수 모델은 트랩 밀도, 배리어 높이, 전기장 등 다양한 물리 파라미터를 직관적이고 효율적으로 반영하여, 소자 열화 속도와 신뢰성 변화를 가늠하는 데 유용한 방법론이 된다.
본 연구에서 제시한 물리 기반 모델과 종합적인 분석 접근법은 차세대 3차원 낸드 플래시 메모리의 설계와 신뢰성 개선에 직접적으로 기여할 수 있는 핵심 자료가 될 것으로 기대된다.

목차 (Table of Contents)

• 제 1 장 서 론 1
• 1.1 연구 배경 1
• 1.1.1 3차원 낸드 플래시 메모리의 발전 1
• 1.1.2 Program/Erase 사이클에 따른 내구성 열화 7
• 1.1.3 내구성 열화로 인한 Trap-Assisted Tunneling 17
• 1.2 연구 내용 20
• 1.3 논문 구성 22
• 제 2 장 내구성 열화 측정 및 메커니즘 분석 25
• 2.1 개 요 25
• 2.2 내구성 열화 측정 및 결과 27
• 2.3 내구성 열화 메커니즘 분석 34
• 2.3.1 Program 동작 시 열화 메커니즘 38
• 2.3.2 Erase 동작 시 열화 메커니즘 40
• 2.4 요 약 43
• 제 3 장 TSCIS 기법을 사용한 BE-TOX 영역의 벌크 트랩 추출 및 분석 45
• 3.1 개 요 45
• 3.2 TSCIS 기법 측정 방법 및 결과 47
• 3.3 BE-TOX 영역의 벌크 트랩 추출 및 분석 53
• 3.4 내구성 열화 측정 결과 분석 64
• 3.4.1 음의 방향으로 WL 전압을 인가할 때의 전류 분석 64
• 3.4.2 양의 방향으로 WL 전압을 인가할 때의 전류 분석 69
• 3.5 요 약 77
• 제 4 장 Trap-Assisted Tunneling 전류 모델링 79
• 4.1 개 요 79
• 4.2 음의 방향으로 WL 전압을 인가할 때의 Trap-Assisted Tunneling 전류 모델링 81
• 4.2.1 Trap-to-trap 터널링 모델 82
• 4.2.2 Hopping 전도 모델과의 비교 89
• 4.2.3 전류 모델링 방법 및 결과 94
• 4.3 양의 방향으로 WL 전압을 인가할 때의 Trap-Assisted Tunneling 전류 모델링 112
• 4.4 Trap-Assisted Tunneling 현상의 시상수 모델 120
• 4.5 TCAD 시뮬레이션을 통한 Trap-Assisted Tunneling 전류 추출 122
• 4.6 요 약 128
• 제 5 장 결 론 131
• 참고 문헌 135
• Abstract 144
• 출판 목록 148