3차원 낸드 플래시 메모리용 다결정 실리콘 채널의 유효 이동도 모델링 = Modeling of Effective Mobility in the Polycrystalline Silicon Channel of 3D NAND Flash Memory

다국어 초록 (Multilingual Abstract)

Following the Fourth Industrial Revolution, the rapid activation of major megatrends such as 5G and artificial intelligence (AI) has significantly heightened the importance of memory devices, which are responsible for data storage in electronic systems. As data generation and consumption continue to grow explosively, memory has evolved from a mere auxiliary component to a key element that determines the overall performance and efficiency of electronic systems. Accordingly, advances in memory technology have become essential for the continued growth of the semiconductor industry. In particular, reducing the bit cost (cost per bit) remains a critical issue. To address this, 3D NAND flash memory has been developed with increased layer stacks and optimized layout designs, such as placing peripheral circuits beneath the NAND cell array, maximizing storage density per unit area and lowering production costs.
Due to the three dimensional structure and the process requirements to realize it, polycrystalline silicon (poly-Si) has been adopted as the channel material. Poly Si consists of numerous grains and the grain boundaries (GBs) between them. GBs contain a high density of traps, which can be filled or emptied depending on the word line (WL) voltage. When traps are filled, potential barriers are formed within the GBs, which adversely affect electron mobility. Additionally, GBs have negative impacts on key device characteristics such as subthreshold slope and threshold voltage variability. As the number of layers in 3D NAND flash memory increases, the total string length also increases, resulting in a proportional rise in channel resistance. This, combined with the inherently low mobility of poly Si, leads to a significant decrease in current. As a result, securing a sufficiently large read current to ensure reliable operation has become increasingly difficult. To overcome this challenge, it is crucial to develop accurate models capable of predicting and analyzing the various electrical characteristics observed at poly Si GBs that strongly influence current behavior.
In this doctoral thesis, a model was developed to describe the potential barrier height at the GBs within the poly Si channel of 3D NAND flash memory. Starting from the energy band diagram of poly Si incorporating GBs, surface potential models for both the grains and the GBs were derived. Importantly, the derivation considered the cylindrical geometry of the macaroni-shaped cell structure specific to 3D NAND flash memory. From these surface potential models, a potential barrier model was derived and validated against results obtained through TCAD simulations. The model was further used to investigate the behavior of the potential barrier under varying WL voltages, temperatures, and GB trap distributions. In all cases, the model showed good agreement with TCAD results, confirming its accuracy. Since the barrier height has an exponential relationship with electron mobility in the channel, modeling this characteristic was a priority.
Subsequently, based on the derived potential barrier model, an effective mobility (μeff) model for the poly-Si channel was also developed. As previously mentioned, the barrier height affects mobility exponentially. Electrons traversing the channel must overcome this barrier, a process governed by the thermionic emission mechanism. In this process, electrons absorb phonon energy to overcome the barrier, which is closely related to the Meyer-Neldel Rule (MNR). Based on these mechanisms and the previously derived barrier model, an effective mobility model was formulated and validated through comparison with TCAD simulations. Various operating conditions—such as changes in WL voltage, temperature, and GB trap distributions—were explored to assess the behavior of μeff, and the model showed strong consistency with simulation results. As a result, this model enables accurate prediction and analysis of mobility in poly Si channels and provides insights into the associated current characteristics.
The physically based models presented in this doctoral thesis go beyond simple empirical fitting and offer deep physical insight into carrier transport in poly Si channels. These models are expected to play a critical role in evaluating the performance of future 3D NAND flash memory devices and guiding optimal device specifications. Furthermore, the modeling approaches introduced here can offer valuable insights for a wide range of poly Si-based device structures. Therefore, the proposed models and the compact model implemented in the SPICE simulator represent essential technological assets that can be effectively utilized in predicting device behavior, optimizing early-stage design, and ultimately contributing to shaping the future direction of the semiconductor industry.

국문 초록 (Abstract)

4차 산업혁명 이후 5G, 인공지능(AI) 등 다양한 메가 트렌드가 급격히 활성화되면서, 전자 시스템에서 데이터를 저장하는 메모리 소자의 중요성은 그 어느 때보다도 커지고 있다. 데이터의 생성과 소비가 폭발적으로 증가함에 따라, 메모리는 단순한 보조 역할을 넘어 전체 시스템의 성능과 효율을 좌우하는 핵심 구성 요소로 자리 잡고 있으며, 이에 따라 메모리 기술의 발전은 반도체 산업의 지속적인 성장에 있어 필수적인 요소가 되었다. 특히, 비트당 가격(bit cost)을 낮추는 것은 매우 중요한 문제이며, 3차원 낸드 플래시 메모리의 단수를 높이고 주변부 회로(peripheral circuit)를 낸드 셀 어레이 아래에 위치시켜 면적을 최적화하는 등 다양한 방면으로 발전이 이루어져왔다. 이러한 발전을 통해 단위 면적당 저장 용량을 극대화하고, 생산 단가를 절감하는 것이 가능했다.
3차원 구조 및 해당 구조를 만들기위해 요구되는 공정으로 인해 polycrystalline Si (poly Si)을 채널 물질로 활용하는 것이 강제되었다. Poly Si은 다수의 결정립(grain)과 그 사이의 계면인 결정립계(grain boundary, GB)로 구성된다. GB에는 수많은 trap이 존재하고 워드라인(WL)의 전압에 따라 trap이 채워지거나 비워지게 된다. Trap이 채워지는 경우, GB 내에 전위 장벽이 형성되며 전자의 이동도 특성에 좋지 않은 영향을 미치게 된다. 이 외에도, 문턱전압 이하 기울기(sub-threshold slope) 및 문턱 전압 변동성(threshold voltage variability) 등 다양한 특성에도 좋지 않은 영향을 준다. 소자의 단수가 증가하면서 따라 3차원 낸드 플래시 스트링의 총 길이가 증가하고 이에 비례하여 채널 저항이 커지게 되었는데 poly Si의 낮은 이동도 특성까지 겹치며 전류 감소가 매우 커졌다. 이에 따라 안정적인 읽기 동작을 위해 충분한 크기의 전류를 확보하는 것이 점점 어려워지고 있다. 이러한 상황에서, 안정적이고 예측 가능한 동작 특성을 확보하기 위해서는 poly Si 채널 내부, 특히 GB에서 나타나는 전기적 특성을 정밀하게 모델링하고, 이를 기반으로 소자 전류의 동작 메커니즘을 분석할 수 있는 모델이 확보되어야 한다.
본 논문에서는 3차원 낸드 플래시 메모리의 poly Si 채널 내 GB에서 나타나는 전위 장벽(potential barrier)의 높이(ψB) 특성에 대한 모델을 유도하였다. GB를 포함하는 poly Si의 에너지 밴드 다이어그램으로부터 grain과 GB의 표면 전위(surface potential) 모델을 유도하였다. 특히, 유도 과정에서 3차원 낸드 플래시 메모리의 셀 구조인 마카로니 구조를 고려하여 원통형 좌표계 하에서 유도를 진행하였다. 두 표면 전위 모델로부터 전위 장벽에 대한 모델을 유도하였고 TCAD 시뮬레이션을 통해 나타난 결과와 비교하여 검증하였다. 또한 해당 모델을 통해 워드라인 전압, 온도, GB 트랩 분포에 대한 전위 장벽의 거동에 대해서도 확인하였다. 이 과정에서도 TCAD 시뮬레이션 결과와 검증을 함께 진행했고 모델의 정확도가 우수함을 확인하였다. 전위 장벽의 높이는 채널 내 전자의 이동도와 지수 함수의 관계를 가지는 것으로 알려져 있어 해당 특성에 대한 모델을 우선적으로 유도하였다.
다음으로, 앞선 전위 장벽 모델과 함께 poly Si 채널의 유효 이동도 특성에 대한 모델을 유도하였다. 앞서 언급한 것과 같이 전위 장벽의 높이는 유효 이동도에 지수 함수로 영향을 미친다. 전자가 채널을 이동하는 과정에서 전위 장벽을 넘어가야 하는데 해당 과정은 열전자 방출(thermionic emission) 메커니즘과 관련이 있다. 또한, 이 과정에서 전자가 포논 에너지를 흡수하여 장벽을 넘어가게 되며, 이는 Meyer-Neldel 법칙(MNR)과 연관된다. 위에서 설명한 메커니즘과 전위 장벽 모델을 통해 유효 이동도 특성을 예측할 수 있는 모델을 유도할 수 있고 마찬가지로 TCAD 시뮬레이션 결과와 비교하여 검증하였다. 워드라인 전압, 온도, GB 트랩 분포를 변경하며 다양한 조건에서 유효 이동도의 거동에 대해서도 확인하였고 검증 또한 진행하였다. 결과적으로, poly Si 채널에서 나타나는 유효 이동도 특성을 예측하고 분석할 수 있는 모델을 유도하였다. 유도된 모델을 통해 이와 밀접한 관련이 있는 전류 특성에 대해서도 그 변화를 예측하고 분석할 수 있을 것이다.
본 연구에서 제시한 일련의 물리 기반 모델들은 단순한 실험적 피팅을 넘어, 실제 물리 현상에 근거한 모델로서, 향후 차세대 3차원 낸드 플래시 소자의 성능을 미리 평가하고, 소자의 스펙을 가이드할 수 있는 유의미한 모델로 활용될 수 있을 것으로 기대된다. 또한, 모델링 과정에서 사용한 다양한 접근은 다양한 형태의 poly Si 채널 기반의 소자 구조 전반에 인사이트가 될 수 있을 것이다. 따라서, 본 논문에서 제안한 모델과 이를 SPICE 시뮬레이터에 구현한 compact model은, 차세대 반도체 소자의 동작을 정밀하게 예측하고 설계 초기 단계에서 성능을 평가하는 데 유용하게 활용될 수 있으며, 나아가 반도체 산업의 미래 방향성을 설정하는 데에도 기여할 수 있는 핵심적인 기술 자산이 될 것이다.

목차 (Table of Contents)

• 제 1 장 서론 1
• 1.1 연구 배경 1
• 1.1.1 낸드 플래시의 발전과 poly Si 채널의 등장 1
• 1.1.2 GB 전위 장벽과 유효 이동도 6
• 1.2 연구 내용 16
• 1.3 논문 구성 19
• 제 2 장 GB 전위 장벽 특성 모델링 23
• 2.1 개요 23
• 2.2 전위 장벽 모델의 유도 및 검증 26
• 2.3 다양한 조건 하에서 결과 검증 및 분석 52
• 2.4 요약 60
• 제 3 장 Poly Si 채널의 유효 이동도 63
• 3.1 개요 63
• 3.2 TCAD 시뮬레이션으로부터 유효 이동도 추출 66
• 3.3 유효 이동도 모델의 유도 및 검증 78
• 3.4 다양한 조건 하에서 결과 검증 및 분석 90
• 3.5 매개 변수 내 이론식의 반영과 SPICE 시뮬레이션 110
• 3.6 요약 137
• 제 4 장 결론 141
• 참고 문헌 144
• Abstract 152
• 출판 목록 157