효율적인 연산처리를 위한 새로운 RISC-V 기반 벡터 명령어를 통한 컴파일러 지원 방법 및 아키텍처 연구 = Compiler and Architectural Support for New RISC-V based Complex Vector instructions to Improve Operation Efficiency

국문 초록 (Abstract)

RISC-V는 고객의 요구에 따라 커스터마이징이 가능한 개방형 명령어 집합 아키텍처다. 최근 다양한 슈퍼컴퓨팅 및 임베디드 시스템에 RISC-V 가 적용되면서 보다 효율적인 연산을 위한 커스터마이징 명령어와 컴파일러 지원이 요구되고 있다. Hwacha 를 포함하여 다양한 RISC-V 기반 가속기 하드웨어와 이에 효과적인 맞춤형 명령어들이 제안되었지만, ARM Neon 이나 intel AVX 등과 유사한 벡터 연산을 효율적으로 가속할 수 있는 명령어가 없어 이러한 연산을 수행할 경우 비효율적인 구현이 강제된다. 따라서 본 논문에서는 Polybench 벤치마크를 분석하여 어플리케이션 특성에 최적화된 SIMD 명령어들을 새로 제안하였다. 추가적으로, 효율적인 복잡 벡터 명령어 집합과 기존 코드를 새롭게 제안된 명령어로 대체할 수 있는 효율적인 컴파일러 레벨 최적화 기법을 제안한다. 본 최적화 기법을 적용하여, vec-sgeem-opt 벤치마크에서 새롭게 제안된 명령어들이 문제없이 생성되는 것을 확인했고, 새로운 명령어 세트를 사용한 최적화된 프로그램은 기존 명령어 세트 기반 프로그램에 비해 명령어 수행수가 9% 정도 감소하여 성능향상의 가능성을 보였다. 이러한 성능 향상 가능성이 증명된 최적화된 복잡 SIMD 명령어들은 포워딩 로직을 적용하여 실제 Hwacha 구조에 적용되었다. 그리고 Polybench 벤치마크에서 복잡 SIMD 명령어 적용이 가능한 어플리케이션 대상으로 최적화를 수행한 결과 기존 명령어 대비 최대 12.2%의 성능 향상을 보였다.

목차 (Table of Contents)

• 국문요지
• 제1장 서론 1
• 제1절 연구의 필요성 1
• 제2장 이론적 배경 1
• 제1절 RISC-V 기반 벡터 연산 가속기 Hwacha 3
• 제2절 Custom Vector ISA의 필요성 4
• 제3장 본론 7
• 제1절 컴파일러 레벨 최적화기 7
• 제2절 Complex SIMD 명령어 Hwacha 하드웨어 구현 11
• 제4장 실험 16
• 제1절 gemm 연산의 최적화기 적용 실험 16
• 제2절 기존 SIMD 와 Complex SIMD 간 성능 측정 실험 21
• 제5장 결론 27
• 참고자료 28
• 영문요지 30