기생 인덕턴스 및 드레인 전압 센싱을 이용한 SiC MOSFET 용 고속 단락 검출 회로 연구 = A study on the high speed short-circuit detection circuit for SiC MOSFET using parasitic inductance and drain voltage sensing

국문 초록 (Abstract)

차세대 전력 반도체 소자인 SiC MOSFET은 Si IGBT 대비 도통 손실 및 스위칭 손실이 적고 고속 구동이 가능한 장점이 있다. 하지만, SiC MOSFET은 단위 면적당 전류 밀도가 높고 기생 성분이 적어 단락 상태에서의 면역 시간(SCWT)이 Si IGBT 대비 30% 이하인 약 3 us 이내로 짧기 때문에 고속 단락 보호 회로에 대한 연구가 필요하다. 본 논문에서는 SiC MOSFET의 소스 단에 위치한 기생 인덕턴스에서 의해 유도되는 전위차로 단락 상태를 검출하는 기생 인덕턴스 방식 및 드레인 전압 센싱을 이용한 고속 단락 검출 회로를 제안한다. 기존의 회로의 문제점인 FUL에서의 전압 오차를 단락 검출 비교기의 기준 전압 가변을 통하여 보정하였고, 정상 동작 상태와 단락 상태를 구분하여 정상 동작 상태에서 단락 검출 회로의 오동작을 방지할 수 있도록 설계하였다. 제안하는 고속 단락 검출 회로는 180 nm BCDMOS 공정으로 설계되었으며, 측정 결과 오차 보정을 통해 단락 검출 시간과 단락 검출 시점에서의 드레인 전류가 거의 동일한 것을 확인하였다.

목차 (Table of Contents)

• Ⅰ. 서 론 1
• 1.1 연구 배경 및 목적 1
• Ⅱ. 배경 지식 5
• 2.1 SiC MOSFET의 동작 상태 분석 5
• 2.2 기존의 단락 검출 회로의 장점 및 단점 10
• Ⅲ. 제안하는 고속 단락 검출 회로 23
• 3.1 제안하는 고속 단락 검출 회로의 원리 23
• 3.2 제안하는 고속 단락 검출 회로의 세부 블록 25
• 3.2.1 드레인 전압 변화 감지 회로(EN_GEN) 25
• 3.2.2 단락 검출 회로(SCD) 28
• Ⅳ. 단락 측정 결과 31
• 4.1 단락 측정 환경 구성 31
• 4.2 단락 측정 방법 34
• 4.3 제안하는 고속 단락 검출 회로의 단락 측정 결과 및 분석 38
• Ⅴ. 결 론 41
• 참 고 문 헌 42
• Abstract 44