저비용 FPGA에 기반한 667 GOPS/W의 재구성 가능한 이진화된 신경망 추론 시스템 = A 667 GOPS/W Reconfigurable Binarized Neural Network Inference System on a Low-Cost FPGA

국문 초록 (Abstract)

본 연구에서는 이진화된 신경망 (Binarized Neural Network; BNN) 추론을 가속하기 위한 고속의 재구성 가능한 시스템을 제시한다. 제안하는 시스템에서, BNN 추론 과정은 전용의 하드웨어 가속기를 통해 고속으로 수행되며, 하드웨어 가속기의 구조는 구성 파라미터에 따라 재구성 가능하다. 제안하는 시스템은 재구성 가능한 하드웨어 가속기를 통해 임의의 BNN 모델을 효과적으로 처리할 수 있으며, 레이어 타입에 적응적으로 데이터 플로우를 변경함으로써 높은 추론 속도 및 에너지 효율을 달성할 수 있다. 추가적으로, 제안하는 시스템의 추론 속도 및 에너지 효율은 오프-칩 데이터 전송과 BNN 추론 연산에 대한 중첩 스케줄링 및 이진-입력 이진-출력 (Binary-Input Binary-Output; BIBO) 처리 구조를 통해 크게 향상된다. 제안하는 시스템은 기성의 이기종 멀티 프로세서 시스템-온-칩 (System-On-Chip; SoC) 플랫폼상에서 구현되며, 시스템의 성능은 다양한 벤치마크 BNN 모델에 대하여 평가된다. 제안하는 시스템은 벤치마크 BNN 모델에 대해 최대 361.30 GOPS (Giga-Operations-Per-Second)의 성능 및 667.84 GOPS/W의 에너지 효율을 보인다. 결과적으로, 제안하는 시스템은 기존의 소프트웨어 기반의 시스템에 비해 최대 75.5배의 추론 속도 향상을 이루었고, 기존의 BNN 추론 가속기에 비해 에너지 효율을 최대 8.8배 개선하였다.

목차 (Table of Contents)

• 제１장 서 론 １
• 1.1 연구 배경 １
• 1.2 논문의 구성 ３
• 제２장 배경 지식 ４
• 2.1 CNN 모델 ４
• 2.1.1 CNN 모델 개요 ４
• 2.1.2 보편적인 CNN 모델 １３
• 2.2 관련 연구: 저정밀도 CNN 모델 １５
• 2.3 BNN 모델 １８
• 2.3.1 학습 모델 １８
• 2.3.2 추론 모델 ２１
• 제３장 제안하는 시스템 ２３
• 3.1 전체 시스템 구조 ２３
• 3.2 BNN 추론 서브시스템 ２６
• 3.2.1 시스템 구조 ２６
• 3.2.2 중첩 스케줄링 ２９
• 3.3 BNN 추론 가속기 ３２
• 3.3.1 가속기 구조 ３２
• 3.3.2 BIBO 처리 구조 ３７
• 3.3.3 레이어 타입 적응적 가변 데이터 플로우 ３８
• 제４장 구현 결과 ４１
• 4.1 벤치 마크 ４１
• 4.2 성능 비교 ４４
• 제５장 결론 ５５
• 참 고 문 헌 ５６
• SUMMARY ６３