온도 인지 마이크로프로세서에서 연산 이관을 위한 유닛 선택 기법 = Active Unit Selection Method for Computation Migration in Temperature-Aware Microprocessors

국문 초록 (Abstract)

마이크로프로세서의 온도 관리를 위해 사용되는 대표적인 기술인 동적 온도 관리 기법이 적용되면 임계온도 이상의 발열 발생시 온도를 제어하기 위해 성능이 저하되는 단점이 있다. 따라서 마이크로프로세서의 발열 온도를 낮추면 동적 온도 관리 기법을 통해 온도를 제어하는 시간이 줄어들면서 성능 저하를 최소화 시킬 수 있다. 본 논문에서는 유닛의 발열 제어를 위해 사용되는 연산 이관시 유닛을 선택하는 기준에 대한 다양한 기법들을 모의 실험을 통하여 비교 분석함으로써 유닛의 발열 현상으로 인한 마이크로프로세서의 성능 저하를 최소화시킬 수 있는 방안을 도출하고자 한다. 모의 실험 결과, 동적 연산 이관 기법에서 임계 온도와 유닛 온도 사이의 차이를 기준으로 동작할 유닛을 선택하는 기법이 발열에 가장 효과적으로 대응하여 성능이 우수하다는 것을 확인할 수 있다.

다국어 초록 (Multilingual Abstract)

Dynamic Thermal Management (DTM) degrades the processor performance for lowering temperature. For this reason, reducing the peak temperature on microprocessors can improve the performance by reducing the performance loss due to DTM. In this study, we analyze various unit selection techniques for computation migration. According to our simulation results, dynamic computation migration based on the thermal difference between the units shows best performance among compared models.

목차 (Table of Contents)

• 요약
• Abstract
• 1. 서론
• 2. 연산 이관을 위한 유닛 선택 기준
• 3. 모의실험 및 분석
• 4. 결론
• 참고문헌

참고문헌 (Reference)

1 최진항, "온도 인지 마이크로프로세서를 위한 듀얼 레지스터 파일 구조" 한국정보과학회 35 (35): 540-551, 2008

2 D. Brooks, "Wattch: a framework for architectural-level power analysis and optimizations" 83-94, 2000

3 R. Mahajan, "Thermal management of CPUs: A perspective on trends, needs and opportunities" 2002

4 K. Skadron, "Temperature-aware microarchitecture:Modeling and implementation" 1 : 94-125, 2004

5 H. Seongmoo, "Reducing power density through activity migration" 217-222, 2003

6 B. Amelifard, "Optimal Design of the Power-Delivery Network for Multiple Voltage- Island System-on-Chips" 28 (28): 888-900, 2009

7 "Hotspot Tool Set"

8 D. Brooks, "Dynamic thermal management for high-performance microprocessors" 171-182, 2001

9 SPEC(Standard Performance Evaluation Corporation), "CPU2000"

10 K. Sankaranarayanan, "A case for thermal-aware floorplanning at the microarchitectural level" 7 : 1-16, 2005